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31. 发明授权

US07662239B2 Method of producing group 3 nitride substrate wafers and group 3 nitride substrate wafers 失效
标题翻译：生产3族氮化物衬底晶片和3族氮化物衬底晶片的方法
公开(公告)号：US07662239B2
公开(公告)日：2010-02-16
申请号：US11822903
申请日：2007-07-11
申请人： Keiji Ishibashi , Masato Irikura , Seiji Nakahata
发明人： Keiji Ishibashi , Masato Irikura , Seiji Nakahata
IPC分类号： H01L21/304 , H01L29/30
CPC分类号： H01L21/02013 , B24B37/042 , H01L21/02027 , H01L21/6835 , H01L23/544 , H01L29/0657 , H01L2221/6834 , H01L2223/54493 , H01L2924/0002 , H01L2924/00
摘要： Quality of one-surface planar processed group 3 nitride wafers depends upon a direction of pasting of wafers on a polishing plate. Low surface roughness and high yield are obtained by pasting a plurality of group 3 nitride as-grown wafers on a polishing plate with OFs or notches facing forward (f), backward (b) or inward (u) with thermoplastic wax having a thickness of 10 μm or less, grinding the as-grown wafers, lapping the ground wafers, polishing the lapped wafers into mirror wafers with a bevel of a horizontal width of 200 μm or less and a vertical depth of 100 μm or less.
摘要翻译：单面平面处理组3氮化物晶片的质量取决于晶片在抛光板上的粘贴方向。通过将多个第3组氮化物生长的晶片粘贴在具有面向前（f），向后（b）或向内（u）的OF或凹槽的抛光板上，获得厚度为研磨生长的晶片，研磨研磨的晶片，将研磨的晶片抛光成具有200μm或更小的水平宽度和100μm或更小的垂直深度的斜面的镜晶片。

32. 发明授权

US6059877A Method for obtaining a wafer in semiconducting material of large dimensions and use of the resulting wafer for producing substrates of the semiconductor on insulator type 有权
标题翻译：用于获得大尺寸的半导体材料中的晶片的方法，并且使用所得晶片来制造绝缘体上半导体型衬底
公开(公告)号：US6059877A
公开(公告)日：2000-05-09
申请号：US147692
申请日：1999-02-17
申请人： Michel Bruel
发明人： Michel Bruel
IPC分类号： B28D5/02 , B28D5/00 , C30B33/00 , H01L21/77 , H01L21/78 , H01L21/84 , C30B15/00
CPC分类号： H01L21/78 , B28D5/00 , C30B29/06 , C30B33/06 , H01L21/02027 , H01L21/02035 , H01L27/1214 , H01L29/045 , H01L29/0657 , Y10S117/902
摘要： A process for obtaining at least one wafer of semiconducting material, including the step of cutting an ingot of semiconducting material along a longitudinal plane of the ingot to obtain a wafer with large dimensions. The wafer obtained may be used to make a Semiconductor on Insulator type substrate, for example a Silicon On Insulator substrate.
摘要翻译： PCT No.PCT / FR97 / 01526 Sec。 371日期1999年2月17日 102（e）日期1999年2月17日PCT提交1997年8月26日PCT公布。出版物WO98 / 08664 日期1998年3月5日一种用于获得至少一个半导体材料晶片的方法，包括沿着该锭的纵向平面切割半导体材料锭以获得具有大尺寸的晶片的步骤。获得的晶片可以用于制造绝缘体上半导体型衬底，例如绝缘体上硅衬底。

33. 发明申请

WO2015174143A1 半導体装置の製造方法审中-公开
标题翻译：半导体器件制造方法
公开(公告)号：WO2015174143A1
公开(公告)日：2015-11-19
申请号：PCT/JP2015/059080
申请日：2015-03-25
申请人：住友電気工業株式会社 , ルネサスエレクトロニクス株式会社
发明人：久保田　良輔 , 木村　錬 , 田中　聡 , 小橋　一仁
IPC分类号： H01L21/683 , H01L21/027 , H01L21/265 , H01L21/3065 , H01L21/205
CPC分类号： H01L21/02027 , H01L21/02005 , H01L21/027 , H01L21/046 , H01L21/3065 , H01L21/324 , H01L21/67103 , H01L21/6831 , H01L21/6833 , H01L21/6838 , H01L23/562 , H01L29/045 , H01L29/1608 , H01L29/66068
摘要：　半導体装置の製造方法は、ＳｉＣ基板（１０）を準備する工程と、ＳｉＣ基板（１０）を静電チャック（２０）上に固定してＳｉＣ基板（１０）を加熱処理する工程と、静電チャック（２０）上に固定され、加熱処理されたＳｉＣ基板（１０）をイオン注入処理する工程とを備えている。上記加熱処理する工程は、ＳｉＣ基板（１０）の外周領域（１２）と、静電チャック（２０）において外周領域（１２）と対向する外周部分（２２）との間に静電吸着力を発生させる外周側チャッキング工程と、外周側チャッキング工程の開始後に開始され、ＳｉＣ基板（１０）の内周領域（１１）と、静電チャック（２０）において内周領域（１１）と対向する内周部分（２１）との間に静電吸着力を発生させる内周側チャッキング工程とを含んでいる。
摘要翻译：该半导体器件制造方法具有：制备SiC衬底（10）的步骤; 通过将SiC衬底（10）固定在静电吸盘（20）上来加热SiC衬底（10）的步骤; 以及将离子注入到通过固定在静电卡盘（20）上被加热的SiC衬底（10）中的步骤。加热步骤包括：用于在SiC基板（10）的外周区域（12）与静电卡盘（20）的外周部分（22）之间产生静电吸引力的外周侧夹持步骤，所述外圆周部分面向外周区域（12）; 以及在开始外周侧夹紧步骤之后，为了在SiC衬底（10）的内周区域（11）和...之间产生静电吸引力的目的而开始的内周侧夹持步骤所述静电卡盘（20）的内周部（21）与所述内周部（11）相对。

34. 发明申请

WO2007019493A2 PROCESS FOR MAKING SINGLE CRYSTALLINE FLAKES USING DEEP ETCHING 审中-公开
标题翻译：使用深层蚀刻制造单晶蜡的工艺
公开(公告)号：WO2007019493A2
公开(公告)日：2007-02-15
申请号：PCT/US2006/030870
申请日：2006-08-07
申请人： REVEO, INC. , FARIS, Sadeg, M.
发明人： FARIS, Sadeg, M.
IPC分类号： H01L29/84
CPC分类号： H01L21/76254 , B81B2207/015 , B81C1/0019 , B81C1/0038 , B81C2201/019 , H01L21/02027 , H01L21/02035 , H01L21/78 , H01L23/473 , H01L23/481 , H01L23/5225 , H01L25/0657 , H01L25/50 , H01L2224/16 , H01L2225/06541 , H01L2225/06551 , H01L2225/06589 , H01L2924/1305 , H01L2924/13091 , Y02P80/30 , H01L2924/00
摘要： A method of forming a plurality of thin strips of semiconductor material includes cutting a wafer having a thickness K from a semiconductor boule. The wafer is masked to form a plurality mask lines of a thickness associated with the desired thickness of the thin strips of semiconductor material. The wafer is etched to form plateaus of semiconductor material beneath the mask line having heights associated with the desired width of the thin strips of semiconductor material. The plateaus are removed thereby providing thin strips of semiconductor material.
摘要翻译：形成多个薄的半导体材料带的方法包括从半导体芯片切割具有厚度K的晶片。晶片被掩蔽以形成与半导体材料的薄带的期望厚度相关联的厚度的多个掩模线。蚀刻晶片以形成具有与半导体材料薄带的所需宽度相关联的高度的掩模线之下的半导体材料的平坦化。去除平台，从而提供薄的半导体材料条带。

35. 发明申请

WO2004070798A1 シリコン半導体基板及びその製造方法审中-公开
标题翻译：硅半导体基板及其制造方法
公开(公告)号：WO2004070798A1
公开(公告)日：2004-08-19
申请号：PCT/JP2004/000869
申请日：2004-01-29
申请人：信越半導体株式会社 , 大見忠弘 , 山中秀記 , 出水清史 , 寺本章伸 , 須川成利
发明人：大見忠弘 , 山中秀記 , 出水清史 , 寺本章伸 , 須川成利
IPC分类号： H01L21/02
CPC分类号： H01L21/28167 , H01L21/02008 , H01L21/02027 , H01L21/02381 , H01L21/02428 , H01L21/02433 , H01L21/02532 , H01L21/02658 , H01L29/045
摘要：本発明は、｛１１０｝面のキャリア移動度、特にｎ型ＦＥＴのキャリアである電子の移動度がより高い値を示す半導体集積回路素子用シリコン半導体基板を製造するためになされたものであり、特別な洗浄を用いず従来のＲＣＡ洗浄を用い、またラジカル酸化を行うことなく、原子レベルで表面が平坦化され、表面ラフネスが低減されたシリコン半導体基板及びその製造方法を提供する。本発明は、｛１１０｝面又は｛１１０｝面を傾けた面を主面とするシリコン半導体基板であって、その表面に平均的に＜１１０＞方向に沿った原子レベルのステップを有するようにした。
摘要翻译：一种用于制造表现出（110）表面的较高载流子迁移率的半导体集成电路器件的硅半导体衬底的方法，特别是作为n型FET的载流子的较高的电子迁移率。通过常规的RCA清洁，表面通过原子尺寸的顺序进行平坦化，而不进行任何特殊的清洁并且不进行径向氧化，并且因此减小了表面粗糙度。基板的主表面是（110）表面或倾斜（110）表面。通常沿着<110>方向在基板的表面上形成具有原子尺寸顺序的大小的步骤。

36. 发明申请

WO2012114659A1 シリコン基板の製造方法及びシリコン基板审中-公开
标题翻译：制造硅基板和硅基板的方法
公开(公告)号：WO2012114659A1
公开(公告)日：2012-08-30
申请号：PCT/JP2012/000696
申请日：2012-02-02
申请人：信越半導体株式会社 , 岡鉄也 , 江原幸治 , 高橋修治
发明人：岡　鉄也 , 江原　幸治 , 高橋　修治
IPC分类号： H01L21/322 , C30B29/06 , C30B33/02 , H01L21/26
CPC分类号： H01L21/02027 , C30B29/06 , C30B33/02 , H01L21/3225 , Y10T428/24355
摘要：　本発明は、チョクラルスキー法により育成したシリコン単結晶インゴットから切り出されたシリコン基板に、急速加熱・急速冷却装置を用いて、１３００℃より高くかつシリコン融点以下の温度で１～６０秒保持して急速熱処理を施した後、６００～８００℃の範囲の温度まで降温速度５～１５０℃／ｓｅｃで一段目の降温工程を行い、その後、冷却時間Ｘ秒と降温速度Ｙ℃／ｓｅｃが、Ｘ＜１００の場合はＹ≦０．１５Ｘ－４．５を、Ｘ≧１００の場合はＹ≦１０を満たすように二段目の降温工程を行うシリコン基板の製造方法である。これによって、表層にＲＩＥ欠陥がなく、かつライフタイムが十分長いシリコン基板の製造方法及びシリコン基板が提供される。
摘要翻译：本发明提供了一种制造硅衬底的方法，其中快速热处理被应用于通过使用快速加热和冷却装置从由Czochraski方法生长的硅单晶锭切出的硅衬底，并保持温度高于1300℃且不高于硅熔点1〜60秒，然后对硅基板施加第一阶段降温处理，以将温度降低至600℃至 800℃，以5℃〜150℃/秒的温度降低率，然后对硅基板施加第二阶段降温处理，使得X秒的冷却时间和Y°的温度降低率如果X <100，Y = 10，则X = 100时，C /秒满足Y = 0.15X-4.5。因此，可以提供一种制造在表面层中没有RIE缺陷并具有足够长寿命的硅衬底的方法，以及通过该方法制造的硅衬底。

37. 发明申请

WO2007019493A3 PROCESS FOR MAKING SINGLE CRYSTALLINE FLAKES USING DEEP ETCHING 审中-公开
标题翻译：使用深层蚀刻制造单晶蜡的工艺
公开(公告)号：WO2007019493A3
公开(公告)日：2008-12-31
申请号：PCT/US2006030870
申请日：2006-08-07
申请人： REVEO INC , FARIS SADEG M
发明人： FARIS SADEG M
IPC分类号： H01L21/00
CPC分类号： H01L21/76254 , B81B2207/015 , B81C1/0019 , B81C1/0038 , B81C2201/019 , H01L21/02027 , H01L21/02035 , H01L21/78 , H01L23/473 , H01L23/481 , H01L23/5225 , H01L25/0657 , H01L25/50 , H01L2224/16 , H01L2225/06541 , H01L2225/06551 , H01L2225/06589 , H01L2924/1305 , H01L2924/13091 , Y02P80/30 , H01L2924/00
摘要： A method of forming a plurality of thin strips of semiconductor material includes cutting a wafer having a thickness K from a semiconductor boule. The wafer is masked to form a plurality mask lines of a thickness associated with the desired thickness of the thin strips of semiconductor material. The wafer is etched to form plateaus of semiconductor material beneath the mask line having heights associated with the desired width of the thin strips of semiconductor material. The plateaus are removed thereby providing thin strips of semiconductor material.
摘要翻译：形成多个薄的半导体材料带的方法包括从半导体芯片切割具有厚度K的晶片。晶片被掩蔽以形成与半导体材料的薄带的期望厚度相关联的厚度的多个掩模线。蚀刻晶片以形成具有与半导体材料薄带的所需宽度相关联的高度的掩模线之下的半导体材料的平坦化。去除平台，从而提供薄的半导体材料条带。

38. 发明申请

WO2007019487A2 METHOD AND SYSTEM FOR FABRICATING ULTRA THIN DEVICES AND MULTILAYER DEVICES 审中-公开
标题翻译：用于制造超薄装置和多层装置的方法和系统
公开(公告)号：WO2007019487A2
公开(公告)日：2007-02-15
申请号：PCT/US2006/030849
申请日：2006-08-07
申请人： REVEO, INC.
发明人： FARIS, Sadeg, M.
IPC分类号： H01L29/06
CPC分类号： H01L21/76254 , B81B2207/015 , B81C1/0019 , B81C1/0038 , B81C2201/019 , H01L21/02027 , H01L21/02035 , H01L21/78 , H01L23/473 , H01L23/481 , H01L23/5225 , H01L25/0657 , H01L25/50 , H01L2224/16 , H01L2225/06541 , H01L2225/06551 , H01L2225/06589 , H01L2924/1305 , H01L2924/13091 , Y02P80/30 , H01L2924/00
摘要： Provided herein are various methods of and systems for fabricating ultra thin devices and multi layer devices. In one embodiment of the present invention, a method of making a thin layer having a useful device therein or thereon includes providing a device layer on a substrate with a release layer between the device layer and the substrate; forming one or more devices on the device layer; and separating the device layer from said substrate via processing of said release layer while minimizing or obviating damage to said devices formed on said device layer. In another embodiment of the present invention, a method of making a vertically integrated device includes providing a first multilayer structure comprising a first substrate, a first mechanically weak layer and a first material layer; providing a second multilayer structure comprising a second substrate, a second mechanically weak layer and a second material layer; bonding the first structure to the second structure; detaching the first substrate from the first weak layer; removing the remnants of the first weak layer; making a device structure in the first material ; detaching the second substrate from the second weak layer; bonding the first and the second material layers to form a first device layer to a third substrate; andmaking a multi device-layer structure by aligning and bonding the second device layer to first device layer. In another embodiment of the present invention, a method of making a vertically integrated devices includes providing a structure A with 3 layers IA, 2A, 3A, wherein layer 2A is a release layer such that a layer IA is releasable from a substrate layer 3A; making a device A on layer IA; separating device layer IA; providing a structure B with layers IB, 2B, 3B, wherein layer 2B is a release layer and a layer IB is releasable from a substrate layer 3B; making a device B on layer IB; releasing device layer IB; and aligning and bonding layers IA and IB.
摘要翻译：本文提供了用于制造超薄器件和多层器件的各种方法和系统。在本发明的一个实施例中，制造其中具有有用器件的薄层的方法包括在衬底上提供器件层，该器件层在器件层与衬底之间具有释放层; 在所述设备层上形成一个或多个设备; 以及通过所述释放层的处理将所述器件层与所述衬底分离，同时最小化或消除对在所述器件层上形成的所述器件的损坏。在本发明的另一实施例中，制造垂直一体化器件的方法包括提供包括第一衬底，第一机械弱层和第一材料层的第一多层结构; 提供包括第二基板，第二机械弱层和第二材料层的第二多层结构; 将第一结构接合到第二结构; 从第一弱层分离第一衬底; 去除第一弱层的残余物; 在第一种材料中制造器件结构; 将第二基板从第二弱层分离; 键合第一和第二材料层以形成第一器件层到第三衬底; 以及通过将第二器件层对准和结合到第一器件层来制造多器件层结构。在本发明的另一个实施例中，制造垂直集成器件的方法包括提供具有3层IA，2A，3A的结构A，其中层2A是剥离层，使得层1A可从衬底层3A释放; 在层IA上形成设备A; 分离装置层1A; 提供具有层IB，2B，3B的结构B，其中层2B是剥离层，并且层1B可从衬底层3B释放; 在层IB上形成设备B; 释放装置层1B; 以及对准和结合层IA和IB。

39. 发明公开

EP2647264A1 VERFAHREN ZUM KONVERTIEREN VON HALBLEITERSCHICHTEN 审中-公开
标题翻译：方法用于转换半导体层
公开(公告)号：EP2647264A1
公开(公告)日：2013-10-09
申请号：EP11788095.5
申请日：2011-11-10
申请人： Evonik Degussa GmbH
发明人： STENNER, Patrik , PATZ, Matthias , CÖLLE, Michael , WIEBER, Stephan
IPC分类号： H05H1/26 , H01L21/02
CPC分类号： H01L21/02027 , B23K10/00 , H01L21/02521 , H01L21/02532 , H01L21/02689 , H01L21/3003 , H01L29/04 , H01L31/1872 , H05H1/32 , Y02E10/50 , Y02P70/521
摘要： The present invention relates to a method for converting semiconductor layers, in particular for converting amorphous silicon layers into crystalline silicon layers, in which the conversion is effected by treating the semiconductor layer with a plasma which is generated by a plasma source fitted with a plasma nozzle (1). Moreover, the present invention relates to semiconductor layers produced by the method, electronic and optoelectronic products comprising such semiconductor layers and a plasma source for carrying out the method according to the invention.

40. 发明公开

EP2400531A3 Diamond semiconductor element and process for producing the same 审中-公开
标题翻译：金刚石半导体元件及其制造方法
公开(公告)号：EP2400531A3
公开(公告)日：2012-03-28
申请号：EP11182460.3
申请日：2006-06-20
申请人： Nippon Telegraph And Telephone Corporation
发明人： Kasu, Makoto , Makimoto, Toshiki , Ueda, Kenji , Yamauchi, Yoshiharu
IPC分类号： H01L21/338 , C23C16/27 , C30B29/04 , H01L21/331 , H01L29/73 , H01L29/812 , H01L33/00 , H01L21/336 , H01L29/786 , C30B25/10 , C30B31/22 , C30B33/02 , H01L21/04 , H01L29/04 , H01L29/45 , H01L29/732
CPC分类号： H01L21/324 , C23C16/274 , C23C16/278 , C30B25/105 , C30B29/04 , C30B33/02 , C30B33/06 , H01L21/02013 , H01L21/02027 , H01L21/02376 , H01L21/02433 , H01L21/02527 , H01L21/02579 , H01L21/02609 , H01L21/0262 , H01L21/0405 , H01L21/0415 , H01L29/045 , H01L29/1602 , H01L29/45 , H01L29/66037 , H01L29/66045 , H01L29/66742 , H01L29/66856 , H01L29/732 , H01L29/78 , H01L29/78684 , H01L29/812 , H01L33/0054 , H01L2924/0002 , H01L2924/00
摘要： A p-type diamond semiconductor, characterized by comprising, as a dopant element, any of the elements, Al, Be, Ca, Cd, Ga, In, Li, Mg and Zn is disclosed.
摘要翻译：公开了一种p型金刚石半导体，其特征在于，包含Al，Be，Ca，Cd，Ga，In，Li，Mg和Zn中的任一元素作为掺杂元素。

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