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    • 36. 发明授权
      US5556802A Method of making corrugated vertical stack capacitor (CVSTC) 失效
    • Method of making corrugated vertical stack capacitor (CVSTC)
    • 波纹垂直叠层电容器（CVSTC）制作方法
    • US5556802A
    • 1996-09-17
    • US486630
    • 1995-06-07
    • Paul E. Bakeman, Jr. , Bomy A. Chen , John E. Cronin , Steven J. Holmes , Hing Wong
    • Paul E. Bakeman, Jr. , Bomy A. Chen , John E. Cronin , Steven J. Holmes , Hing Wong
    • H01L21/02 , H01L21/8242 , H01L27/108
    • H01L27/10852 , H01L27/10817 , H01L28/82 , H01L28/84 , H01L28/90 , Y10S438/949
    • A method for forming a capacitor on a substrate having a contact below a top layer including the steps of:Spinning on a layer of photoresist material. Exposing the photoresist to light to establish a standing wave pattern to fix prominences of photoresist separated by separation areas. Each prominence extends a prominence height from the top layer to a top. Developing the photoresist to fix an erose face on each prominence, each face extending from the top layer to the top. Depositing a first oxide intermediate prominences to effect accumulation of the first oxide to an oxide height at least equal to the prominence height. Etching the first oxide to expose each top. Dissolving the photoresist to uncover oxide mandrels. Each mandrel extends a mandrel height from the top layer to a mandrel top; each mandrel has an erose mandrel face intermediate the top layer and the mandrel top. Etching the top layer to expose the contact. Depositing a first silicon material over selected mandrels, the top layer, and the contact intermediate the selected mandrels. Depositing photoresist over the first silicon. Etching the photoresist and the first silicon to the mandrel height to establish a node capacitor electrode. Stripping the photoresist remaining. Stripping the first oxide. Depositing a second oxide over the node electrode to establish a capacitor dielectric layer. Depositing a second silicon material over the dielectric layer to establish a plate capacitor electrode.
    • 一种在具有在顶层之下具有接触的基底上形成电容器的方法，包括以下步骤：在光致抗蚀剂材料层上旋转。 将光致抗蚀剂曝光以建立驻波图案以固定由分离区域分离的光致抗蚀剂的突出部分。 每个突出部分从顶层延伸到顶部。 显影光致抗蚀剂以在每个突起处固定一个正面，每个面从顶层延伸到顶部。 沉积第一氧化物中间体以使第一氧化物积累至至少等于突出高度的氧化物高度。 蚀刻第一氧化物以暴露每个顶部。 溶解光致抗蚀剂以露出氧化物心轴。 每个心轴将心轴高度从顶层延伸到心轴顶部; 每个心轴具有在顶层和心轴顶部之间的中心轴。 蚀刻顶层以暴露接触。 将第一硅材料沉积在选定的心轴，顶层和选定的心轴之间的接触之上。 在第一硅上沉积光致抗蚀剂。 将光致抗蚀剂和第一硅蚀刻到心轴高度以建立节点电容器电极。 剥离残留的光致抗蚀剂。 剥去第一氧化物。 在节点电极上沉积第二氧化物以建立电容器介电层。 在电介质层上沉积第二硅材料以建立平板电容器电极。
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    • 37. 发明授权
      US5276641A Hybrid open folded sense amplifier architecture for a memory device 失效
    • Hybrid open folded sense amplifier architecture for a memory device
    • 用于存储器件的混合开放式折叠式放大器架构
    • US5276641A
    • 1994-01-04
    • US806027
    • 1991-12-12
    • Edmund J. Sprogis , Hing Wong
    • Edmund J. Sprogis , Hing Wong
    • G11C11/401 , G11C11/4096 , G11C11/4097 , G11C13/00
    • G11C11/4097 , G11C11/4096
    • A hybrid open/folded bit line sense amplifier arrangement and accompanying circuitry primarily for use on a ULSI DRAM memory chip to reduce the area needed for a memory cell and eliminate noise between bit lines. The circuitry includes two memory arrays containing a plurality of memory cells interconnected by a plurality of bit lines and word lines. In the preferred embodiment, the memory cells are accessible on every two out of three bit lines encountered by a word line. A set of open bit line sense amplifiers each with two connectors, one multiplexed to a number of bit lines in the first array and the other multiplexed to a number of bit lines in the second array is provided. Each memory array has a set of folded bit line sense amplifiers with two connectors each connector multiplexed to a number of bit lines in the array. The control circuitry with multiplexing ensures that the connectors of the sense amplifiers access only one bit lines at a time. The accessed by the connectors of each folded line sense amplifier are non-adjacent and simultaneously therewith, a connector of an open bit sense amplifier accesses a bit line between the bit lines accessed by the folded sense amplifier. In the preferred embodiment each connector of a sense amplifier is multiplexed to three bit lines. In a second version the connectors are multiplexed to two bit lines.
    • 混合的开/折位线读出放大器装置和主要用于ULSI DRAM存储器芯片的相关电路，以减少存储器单元所需的面积并消除位线之间的噪声。 电路包括两个存储器阵列，其包含由多个位线和字线互连的多个存储器单元。 在优选实施例中，存储器单元可以通过字线遇到的三个位线中的每两个进行访问。 提供了一组开放位线读出放大器，每个具有两个连接器，一个复用到第一阵列中的多个位线，另一个复用到第二阵列中的多个位线。 每个存储器阵列具有一组具有两个连接器的折叠位线读出放大器，每个连接器被多路复用到阵列中的多个位线。 具有复用的控制电路确保了读出放大器的连接器一次仅访问一个位线。 由每个折叠线检测放大器的连接器访问的是不相邻的，并且同时，开放位读出放大器的连接器访问由折叠读出放大器访问的位线之间的位线。 在优选实施例中，读出放大器的每个连接器被复用到三个位线。 在第二个版本中，连接器被复用到两个位线。
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