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    • 33. 发明公开
    • 반도체 소자의 레지스터 제조방법
    • 制造半导体器件电阻器的方法
    • KR1019980057882A
    • 1998-09-25
    • KR1019960077186
    • 1996-12-30
    • 삼성전자주식회사
    • 김현식
    • H01L27/02
    • 본 발명은 반도체 소자의 레지스터 제조방법에 관한 것으로서, 더욱 상세하게는 반도체 기판을 절연시킴으로서 도펀트를 투입시켜 안정적인 레지스터 구조를 얻을 수 있는 반도체 소자의 레지스터 제조방법에 관한 것이다.
      본 발명은, 포토 마스크를 이용하여 반도체 기판의 상부에 액티브 레진과 필드 절연 수지를 형성하는 단계와; 상기 반도체 기판의 하부에 O
      2 이온을 주입하여 절연 영역을 형성하는 단계와; 상기 절연 영역이 형성된 상태에서 산화 공정을 진행하여 산화막을 형성하는 단계와; 상기 산화막을 형성시킨 후에 이온을 주입하여 아닐링으로 레지스터를 형성하는 단계와; 상기 형성된 레지스터에 콘택홀을 형성하는 단계와; 상기 콘택홀에 금속막을 형성하여 레지스터를 전기적으로 연결하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 레지스터 제조방법을 제공한다.
      상기와 같은 본 발명의 레지스터 제조 방법에 의하면, 파라스틱 캐패시턴스를 방지하고 폴리 성질에 의한 레지스터 산포를 방지할 수 있으며 레지스터값 조절이 쉽게 되는 효과가 있다.
    • 34. 发明公开
    • 바이씨모스 및 그의 제조방법
    • Baicemoss及其制造方法
    • KR1019970024137A
    • 1997-05-30
    • KR1019950034525
    • 1995-10-09
    • 삼성전자주식회사
    • 김현식
    • H01L27/04
    • 실리콘 기판에 N
      + 형 이온이 도핑된 매몰층과 P형 이온이 도핑된 N
      - 웰층을 형성하고, 상기 실리콘 기판위에 로코스를 형성하고, 상기 기판 상부에 형성된 로코스와 상기 기판 상부에 형성된 로코스와 상기 웰층 상부에 형성된 로코스 사이에 N 이온을 주입하여 깊은 N
      + 횡형 PNP 트랜지스터 베이스 콘택트를 형성한 후, 상기 웰층 상부에 게이트 산화막을 형성한 후 폴리 실리콘과 텅스텐 실리사이드층을 증착한 후 사진/식각 공정을 통해 게이트를 형성시킨다. 이어서, 상기 게이트 형성 후 P형 이온주입을 실시하여 P
      - PMOS LDD 구조 및 횡형 PNP 트랜지스터 LDC 구조를 동시에 형성시키고, 상기 게이트 산화막 위에 산화막을 증착하고 상기 산화막층을 이방성 건식 식각하여 스페이서 월을 형성한 후 P
      + 이온 주입을 실시하여 PMOS 소스/드레인 형성 및 횡형 PNP 트랜지스터 에미터/콜렉터 구조를 형성하여 바이씨모스(BiCMOS)를 제조하는 방법은 PMOS의 LDD 구조를 통해 전류 구동 능력을 향상시키고 핫 케리어 효과를 감소시키며 펀치 쓰루를 개선시킬 수 있다. 또한, 횡형 PNP 트랜지스터의 LDC 구조를 통해 전류 구동 능력 개선과 핫 케리어 효과에 의한 신뢰도 개선 및 BVceo 개선을 시킬 수 있다. 횡형 PNP 트랜지스터의 에미터-콜렉터 접합을 얕게 형성시키므로서 BVceo 및 BVcbo, BVebo, BVdss 개선도 동시에 꾀할 수 있다.
    • 35. 发明公开
    • 빤도체장치의 제조방법
    • 大流行装置的制造方法
    • KR1019960035793A
    • 1996-10-28
    • KR1019950004980
    • 1995-03-10
    • 삼성전자주식회사
    • 김현식
    • H01L21/265
    • 이 발명은 반도체 창치 및 제조방법에 관한 것으로서, HALO 이온주입의 단점을 보완하고 전류구동력(Current driving capability)을 향상시키기 위한, 좌우에 각각 제2이온주입영역(19)이 넓게 형성되어 있고, 상기 제2이온주입영역(19)의 안쪽으로 제1이온주입영역(17)이 각각 형성되어 있고, 상기 제1이온주입영역(17)의 상부에 저농도 이온주입영역(15)이 상기 제2이온주입영역에 접하도록 형성되어 있는 실리콘 기판(12)과; 상기 실리콘기판(11)의 상부에 전면 적층되어 있는 게이트산화막(12)과; 상기 게이트 산화막 상부에 패턴되어 있는 케이트폴리층(13)과 : 상기 게이트폴리층(13)의 상부에 패턴되어 있는 텅스텐실리사이드층(12)과 : 상기 텅스텐실리사이드층(14)의 상부에 상기 게이트폴리층(13)과 상기 박막폴리층(16)을 포함하도록 패턴되어 있는 박막폴리층(16)과 : 상기 박막폴리층(16)의 상부에 패턴되어 있는 스페이서월(18)으로 이루어져 있는 반도체 장치 및 제조방법에 관한 것이다.