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31. 发明专利

JP2007019508A Control of lateral direction distribution of a plurality of air gaps in interconnection wiring 审中-公开
标题翻译：控制互连线路中多空气流的方向分配
公开(公告)号：JP2007019508A
公开(公告)日：2007-01-25
申请号：JP2006184901
申请日：2006-07-04
申请人： Koninkl Philips Electronics Nv , Stmicroelectronics (Crolles 2) Sas , エステミクロエレクトロニクス(クロレ・2)・エスアーエス , コニンクレイケフィリップスエレクトロニクスナームロゼフェンノートシャップ
发明人： TORRES JOAQUIN , GOSSET LAURENT-GEORGES
IPC分类号： H01L21/768 , H01L23/522
CPC分类号： H01L21/7682
摘要： PROBLEM TO BE SOLVED: To improve lateral controllability when forming an air gap in an interconnection structure.
SOLUTION: There is provided a method of manufacturing an integrated circuit. At least, one air cavity (32) is formed on the lower portion of the regulation of the surface of a substrate by forming an interconnection structure laminated body (10) working as an integrated circuit, regulating a regulation (14) aiming at the formation of the air cavity on the surface (15) of the interconnection structure laminated body, regulating at least one trench region surrounding the regulation of the surface of a substrate and forming at least one trench in the interconnection structure laminated body in the trench region, coating the trench and forming a hard mask layer (26), and removing a sacrifice material percolating a percolation material using remover (24).
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：为了提高在互连结构中形成气隙时的横向可控性。提供了一种制造集成电路的方法。至少通过形成作为集成电路工作的互连结构层叠体（10），在基板的表面的调节的下部形成一个空气腔（32），调节针对形成的调节（14）在所述互连结构层叠体的表面（15）上形成空气腔，调节围绕衬底表面的调节的至少一个沟槽区域，并且在沟槽区域中形成互连结构层叠体中的至少一个沟槽，涂层并且形成硬掩模层（26），并且使用去除剂（24）去除用渗透材料渗滤的牺牲物质。版权所有（C）2007，JPO＆INPIT

32. 发明专利

JP2011517107A Method for forming a porous material in the microcavity or in the microchannel by mechanical chemical polishing 审中-公开
公开(公告)号：JP2011517107A
公开(公告)日：2011-05-26
申请号：JP2011503469
申请日：2009-03-30
申请人：エスティマイクロエレクトロニクス、(クロル、2)、エスアエスStmicroelectronics (Crolles 2) Sas , コミサリアアレネルジーアトミックエオゼネルジーアルテルナティブCommissariat A L’Energie Atomique Et Aux Energies Alternatives
发明人：ジャン‐クリストフ、クワフィク , モーリス、リボワル
IPC分类号： H01L21/316 , H01L21/312 , H01L21/314 , H01L21/318
CPC分类号： H01L21/31695 , H01L21/02126 , H01L21/02203 , H01L21/02282 , H01L21/76224 , H01L21/764 , H01L21/7682 , H01L21/76877 , H01L23/53276 , H01L2221/1094 , H01L2924/0002 , H01L2924/00
摘要：基板の外に導通する微小空洞（１）を備える基板（２）の表面は、複数の懸濁状態の粒子（４）と構造体（３）とを含む水溶液と接触している。垂直方向への圧力が、構造体（３）と基板（２）の表面との間の基板の開口部に加えられ、構造体（３）及び表面の相対的運動が、基板の開口部に適用される。少なくとも１つの粒子（４）は、したがって、それぞれの微小空洞（１）内へ送り込まれ、微小空洞（１）内で、ナノサイズの糸又はナノチューブの正中央のための触媒材料である多孔質材料を形成する。

33. 发明专利

JP4531068B2 Selective removal method of non-silicide metal 有权
公开(公告)号：JP4531068B2
公开(公告)日：2010-08-25
申请号：JP2007007551
申请日：2007-01-17
申请人：エスティマイクロエレクトロニクス(クロル 2)エスエーエスSTMicroelectronics (Crolles 2)SAS
发明人：オウマール・アリマオウ
IPC分类号： H01L21/28 , H01L21/336 , H01L29/78
CPC分类号： H01L21/32134 , H01L21/02068 , H01L21/28518

34. 发明专利

JP2009248303A Method for producing membrane comprising micropassage made from porous material, by chemical mechanical polishing 审中-公开
标题翻译：通过化学机械抛光生产包含多孔材料微孔成膜的膜
公开(公告)号：JP2009248303A
公开(公告)日：2009-10-29
申请号：JP2009091439
申请日：2009-04-03
申请人： Commissariat A L'energie Atomique , Stmicroeletronics (Crolles 2) Sas , エスティマイクロエレクトロニクス、(クロル、2)、エスアエスStmicroelectronics (Crolles 2) Sas , コミサリア、ア、レネルジ、アトミクCommissariat A L’Energie Atomique
发明人： COIFFIC JEAN-CHRISTOPHE , RIVOIRE MAURICE
IPC分类号： B82B3/00 , B01J37/02 , H01M4/86 , H01M8/02
CPC分类号： B01D67/0034 , B01D67/0062 , B01D67/0086 , B01D67/0088 , B01D2323/283 , B01D2325/10
摘要： PROBLEM TO BE SOLVED: To provide a method for producing a membrane comprising micropassages made from a porous material, by using a chemical mechanical polishing method.
SOLUTION: A surface of a support substrate (2) comprising through-micropassages (1) is moved and brought into contact with a pad (4) and with an aqueous solution comprising a plurality of particles (5) in a suspension state. Pressure perpendicular to the plane of the support substrate (2), between the pad (4) and the surface of the support substrate (2) is applied, so as to give relative movement in a direction parallel to the plane of the support substrate between the pad (4) and the surface. At least one particle (5) is thus introduced in each microgap (1) to form a porous material.
COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供一种通过使用化学机械抛光方法制造包含由多孔材料制成的微量的膜的方法。解决方案：包括穿透微量（1）的支撑衬底（2）的表面移动并与衬垫（4）接触，并且与包含悬浮状态的多个颗粒（5）的水溶液接触。施加垂直于支撑基板（2）的平面（垫片）和支撑基板（2）的表面之间的压力，以便在平行于支撑基板平面的方向上相对运动垫（4）和表面。因此，将至少一个颗粒（5）引入每个微隙（1）中以形成多孔材料。版权所有（C）2010，JPO＆INPIT

35. 发明专利

JP2007243188A Method of forming silicon germanium conducting channel 审中-公开
标题翻译：形成硅锗导电通道的方法
公开(公告)号：JP2007243188A
公开(公告)日：2007-09-20
申请号：JP2007052650
申请日：2007-03-02
申请人： Stmicroelectronics Crolles 2 Sas , エステマイクロエレクトロニクスクロル 2 エスアーエス
发明人： CORONEL PHILIPPE , POUYDEBASQUE ARNAUD
IPC分类号： H01L29/786 , H01L21/336
CPC分类号： H01L29/78684 , H01L21/385
摘要： PROBLEM TO BE SOLVED: To provide a method of forming a thin silicon germanium conducting channel under the gate stack of a semiconductor device.
SOLUTION: In the method of forming the silicon germanium conducting channel 18 under the gate stack 6 of the semiconductor device, comprises the steps of forming a gate stack 6 on a silicon film on an insulating film, growing a silicon germanium film on the silicon film, and forming a silicon germanium conducting channel 18 between the gate stack 6 and the insulating film 2 by heating a semiconductor device and diffusing germanium in the silicon film.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供一种在半导体器件的栅极堆叠下形成薄硅锗导电沟道的方法。解决方案：在半导体器件的栅叠层6下形成硅锗导电沟道18的方法中，包括以下步骤：在绝缘膜上的硅膜上形成栅叠层6，在硅上生长硅锗膜并且通过加热半导体器件并在硅膜中扩散锗，在栅叠层6和绝缘膜2之间形成硅锗导电沟道18。版权所有（C）2007，JPO＆INPIT

36. 发明申请

WO2016005098A1 PROCÉDÉ DE GESTION DU FONCTIONNEMENT D'UN MODE TEST D'UN COMPOSANT LOGIQUE AVEC RESTAURATION DE L'ÉTAT PRÉCÉDANT LE TEST 审中-公开
标题翻译：用于恢复预测状态的逻辑组件的测试模式的操作方法
公开(公告)号：WO2016005098A1
公开(公告)日：2016-01-14
申请号：PCT/EP2015/061839
申请日：2015-05-28
申请人： STMICROELECTRONICS (GRENOBLE 2) SAS , STMICROELECTRONICS (CROLLES 2) SAS
发明人： DAVEAU, Jean-Marc , ROCHE, Philippe , FUIN, Didier
IPC分类号： G01R31/3185 , G01R31/317
CPC分类号： G01R31/3177 , G01R31/31701 , G01R31/31723 , G01R31/31724 , G01R31/318555
摘要： Dispositif (5) comprenant un circuit intégré comportant un ensemble de N bascules (1 à 4) couplées en série via leur entrée de test (ti) et leur sortie de test (tq) respective de manière à former une chaîne de N bascules (1 à 4). Le dispositif (5) comprend un circuit de contrôle (7) configuré pour placer, après un mode de fonctionnement normal des bascules (1 à 4), les N bascules (1 à 4) dans un mode de test dans lequel l'entrée de test (ti) de la première bascule (1) de la chaîne est destinée à recevoir une première séquence de bits tests, une mémoire (6) configurée pour enregistrer la séquence de N valeurs délivrées par la sortie de test (tq) de la dernière bascule (4) de la chaîne, le circuit de contrôlé étant configuré pour délivrer à l'entrée de test (ti) de la première bascule (1) de la chaîne est destinée à recevoir la séquence de N valeurs mémorisées de façon à restaurer l'état des N bascules avant leur placement dans le mode de test.
摘要翻译：一种设备（5），包括集成电路，其包括经由相应的测试输入（ti）和其测试输出（tq）串联耦合的一组N个开关（1至4），以便形成N链开关（1至4）。设备（5）包括控制电路（7），其配置为在开关（1至4）的正常操作模式之后将N个开关（1至4）定位在测试模式中，其中测试输入（ti）所述链的第一开关（1）旨在接收第一测试位序列;存储器（6），被配置为存储由所述最后一个开关（4）的测试输出（tq）传送的N个值的序列，所述链路，所述控制电路被配置为在所述测试链的所述第一交换机（1）的测试输入（ti）处传送所述N个存储值的序列，以便在所述N个开关定位之前恢复所述N个开关的状态在测试模式下。

37. 发明申请

WO2008155490A2 CIRCUIT ELECTRONIQUE INTEGRE COMPRENANT UNE PORTION DE COUCHE MINCE A BASE D'OXYDE D'HAFNIUM 审中-公开
标题翻译：集成电子电路，包括基于氧化铪的薄膜部分
公开(公告)号：WO2008155490A2
公开(公告)日：2008-12-24
申请号：PCT/FR2008/050753
申请日：2008-04-25
申请人： STMICROELECTRONICS (CROLLES 2) SAS , CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE - CNRS - , INSTITUT NATIONAL POLYTECHNIQUE GRENOBLE , DUBOURDIEU, Catherine , RAUWEL, Erwan Yann , COSNIER, Vincent , LHOSTIS, Sandrine , BENSAHEL, Daniel-Camille
发明人： DUBOURDIEU, Catherine , RAUWEL, Erwan Yann , COSNIER, Vincent , LHOSTIS, Sandrine , BENSAHEL, Daniel-Camille
IPC分类号： G11B20/10 , G11B20/14 , G11B7/005 , G11B7/004
CPC分类号： H01L21/28194 , G11B7/005 , G11B20/10009 , H01L21/31645 , H01L29/4925 , H01L29/513 , H01L29/517
摘要： Un circuit électronique intégré comprend une portion de couche mince à base d'oxyde d'hafnium (1). Selon l'invention, cette portion contient en outre des atomes de magnésium, sous forme d'un oxyde mixte d'hafnium et de magnésium. Une telle portion présente une permittivité diélectrique élevée et un courant de fuite très faible. Elle est particulièrement adaptée pour former une partie d'une couche d'isolation de grille d'un transistor MOS ou une partie d'un diélectrique de condensateur MIM.
摘要翻译：本发明涉及包括基于氧化铪（1）的薄膜部分的集成电子电路。根据本发明，所述部分还含有铪和镁的混合氧化物形式的镁原子。一个这样的部分具有高介电常数和非常低的漏电流。本发明特别适合于形成MOS晶体管或MIM电容器电介质的一部分的栅极绝缘膜的一部分。

38. 发明申请

WO2008087498A1 DRAM STACKED CAPACITOR AND ITS MANUFACTURING METHOD USING CMP 审中-公开
标题翻译： DRAM堆叠电容器及其使用CMP的制造方法
公开(公告)号：WO2008087498A1
公开(公告)日：2008-07-24
申请号：PCT/IB2007/050819
申请日：2007-01-17
申请人： STMICROELECTRONICS CROLLES 2 SAS , NXP B.V. , FREESCALE SEMICONDUCTOR, INC. , BERTHELOT, Audrey , CAILLAT, Christian , BOECK, Bruce , PIAZZA, Marc
发明人： BERTHELOT, Audrey , CAILLAT, Christian , BOECK, Bruce , PIAZZA, Marc
IPC分类号： H01L21/02 , H01L21/8242 , H01L27/108
CPC分类号： H01L28/40 , H01L27/10808 , H01L27/10852
摘要： The invention concerns a method of forming capacitors in an integrated circuit structure, the capacitors having bottom plates formed in rows of trenches in an insulating layer, the method including steps of etching each of the bottom plates to a first level below the top of the trench in which it is formed, etching, in a strip traversing the row of trenches, the insulating layer to a second level, depositing a dielectric layer (425), depositing a conducting layer (426, 428), and polishing the device down to the insulating layer, wherein the first and second levels are chosen such that said dielectric layer in the strip, the top capacitor plate in the strip and the bottom capacitor plate are not exposed by the polishing.
摘要翻译：本发明涉及一种在集成电路结构中形成电容器的方法，该电容器具有形成在绝缘层中的一排沟槽中的底板，该方法包括以下步骤：将每个底板蚀刻到沟槽顶部的第一级以下在其中形成，在穿过所述行沟槽的条带中，将所述绝缘层蚀刻到第二级，沉积介电层（425），沉积导电层（426,428），以及将所述器件抛光至绝缘层，其中选择第一和第二层，使得条中的所述电介质层，带中的顶部电容器板和底部电容器板不被抛光暴露。

39. 发明申请

WO2008023214A1 RINSE FORMULATION FOR USE IN THE MANUFACTURE OF AN INTEGRATED CIRCUIT 审中-公开
标题翻译：在集成电路制造中使用的冲洗配方
公开(公告)号：WO2008023214A1
公开(公告)日：2008-02-28
申请号：PCT/IB2006/003051
申请日：2006-08-23
申请人： FREESCALE SEMICONDUCTOR, INC. , STMICROELECTRONICS (CROLLES 2) SAS , FARKAS, Janos , CALVO-MUNOZ, Maria-Luisa , MONNOYER, Philippe , PETITDIDIER, Sebastien
发明人： FARKAS, Janos , CALVO-MUNOZ, Maria-Luisa , MONNOYER, Philippe , PETITDIDIER, Sebastien
IPC分类号： H01L21/3213 , H01L21/02 , C11D7/26
CPC分类号： H01L21/02071 , C11D1/008 , C11D3/0073 , C11D3/28 , C11D7/3281 , C11D11/0047 , H01L21/02074
摘要： The present invention relates to a solution for treating a surface of a substrate for use in a semiconductor device. More particularly, the present invention relates to a liquid rinse formulation for use in semiconductor processing, characterised in that the liquid formulation contains: i. a surface passivation agent; and ii. an oxygen scavenger, wherein the pH of the rinse formulation is 8.0 or greater.
摘要翻译：本发明涉及一种用于处理用于半导体器件的衬底表面的溶液。更具体地，本发明涉及用于半导体加工的液体漂洗制剂，其特征在于液体制剂包含：表面钝化剂; 和ii。一种除氧剂，其中漂洗制剂的pH为8.0或更高。

40. 发明申请

WO2007083237A1 INTEGRATION OF SELF-ALIGNED TRENCHES IN-BETWEEN METAL LINES 审中-公开
标题翻译：金属线之间自对准沟槽的集成
公开(公告)号：WO2007083237A1
公开(公告)日：2007-07-26
申请号：PCT/IB2007/000162
申请日：2007-01-11
申请人： STMICROELECTRONICS (CROLLES 2) SAS , KONINKLIJKE PHILIPS ELECTRONICS N.V. , TORRES, Joaquin , GOSSET, Laurent-Georges
发明人： TORRES, Joaquin , GOSSET, Laurent-Georges
IPC分类号： H01L21/768
CPC分类号： H01L21/7682 , H01L21/76885 , H01L23/5222 , H01L23/53238 , H01L2924/0002 , H01L2924/00
摘要： The present invention provides an improved method of forming air cavities to overcome IC via-misalignment issues. The method of forming air cavity trenches in-between metal lines of an integrated circuit includes the steps of partially removing (42) an intertrack dielectric deposited on an interconnect structure surface to control the height between the top surface of a metal line of the interconnect surface and the surface of the intertrack dielectric; depositing (44) a dielectric liner on the interconnect surface; removing (46) at least part of the dielectric liner on the interconnect surface; successively repeating (48) the deposition of the dielectric liner and the removal of the dielectric liner on the interconnect surface in so far as the interconnect surface is sufficiently protected by a remaining dielectric liner for forming of the plurality of air cavity trenches; and forming (50) at least one air cavity trench in-between the metal lines by etching the intertrack dielectric material.
摘要翻译：本发明提供了一种改进的形成气腔以克服IC通孔未对准问题的方法。在集成电路的金属线之间形成气腔沟槽的方法包括以下步骤：部分地移除（42）沉积在互连结构表面上的叠层电介质以控制互连表面的金属线的顶表面之间的高度和内部电介质的表面; 在互连表面上沉积（44）电介质衬里; 去除（46）所述互连表面上的所述电介质衬里的至少一部分; 只要互连表面被剩余的电介质衬垫充分保护以形成多个气穴沟槽，就连续重复（48）电介质衬垫的沉积和电介质衬垫在互连表面上的移除; 以及通过蚀刻所述叠层电介质材料在所述金属线之间形成（50）至少一个空气腔沟槽。

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