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31. 发明专利

TW200415725A 電子裝置之製造方法 METHOD FOR MANUFACTURING AN ELECTRONIC DEVICE 审中-公开
简体标题：电子设备之制造方法 METHOD FOR MANUFACTURING AN ELECTRONIC DEVICE
公开(公告)号：TW200415725A
公开(公告)日：2004-08-16
申请号：TW092115657
申请日：2003-06-10
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：川井健治 KENJI KAWAI
IPC分类号： H01L
CPC分类号： H01L21/76802 , H01L21/31116 , H01L21/31138 , H01L21/31144 , H01L21/76826 , H01L21/76829
摘要：本發明係關於一種電子裝置之製造方法，其係防止在阻劑圖案之灰化時之低介電係數絕緣膜之膜質變化。一種電子裝置之製造方法，其係以形成低介電係數絕緣膜之基板上所形成之阻劑圖案作為罩幕，而進行低介電係數絕緣膜之蝕刻，然後，使用灰化用氣體，並且藉由灰化而除去阻劑圖案，其特徵在於，於灰化後，除去形成在低介電係數絕緣膜上之變質層。或者是在灰化前，於低介電係數絕緣膜之表面或側面上，形成抑制氧透過之薄膜。或者是使用抑制前述低介電係數絕緣膜之氧化反應之氣體，作為灰化用氣體。
简体摘要：本发明系关于一种电子设备之制造方法，其系防止在阻剂图案之灰化时之低介电系数绝缘膜之膜质变化。一种电子设备之制造方法，其系以形成低介电系数绝缘膜之基板上所形成之阻剂图案作为罩幕，而进行低介电系数绝缘膜之蚀刻，然后，使用灰化用气体，并且借由灰化而除去阻剂图案，其特征在于，于灰化后，除去形成在低介电系数绝缘膜上之变质层。或者是在灰化前，于低介电系数绝缘膜之表面或侧面上，形成抑制氧透过之薄膜。或者是使用抑制前述低介电系数绝缘膜之氧化反应之气体，作为灰化用气体。

32. 发明专利

TW200412634A 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME 审中-公开
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
公开(公告)号：TW200412634A
公开(公告)日：2004-07-16
申请号：TW092120638
申请日：2003-07-29
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：松岡長 TAKERU MATSUOKA , 藤木謙昌 NORIAKI FUJIKI , 竹若博基 HIROKI TAKEWAKA
IPC分类号： H01L
CPC分类号： H01L24/05 , H01L23/53219 , H01L23/53228 , H01L24/03 , H01L24/45 , H01L24/48 , H01L2224/04042 , H01L2224/05073 , H01L2224/05147 , H01L2224/05166 , H01L2224/05187 , H01L2224/05546 , H01L2224/05556 , H01L2224/05624 , H01L2224/45144 , H01L2224/48463 , H01L2224/48624 , H01L2224/48799 , H01L2224/48824 , H01L2924/00011 , H01L2924/04941 , H01L2924/00014 , H01L2924/01014 , H01L2924/01029 , H01L2924/04953 , H01L2924/00 , H01L2924/00015 , H01L2924/01005 , H01L2924/01004
摘要：本發明之目的在於，在具有銅內連線及鋁銲墊部的半導體裝置中，抑制製造步驟的複雜化，同時可提升形成有該銲墊部之部分的機械強度。作為解決課題之手段，本發明之半導體裝置，係於矽基板10上的第2層間絕緣膜14埋入第2接觸部15及作為最上層內連線的第2銅內連線16。然後，在第2銅內連線16的指定部分埋入搭接金線18用的鋁合金(例如AlCu或AlSiCu等)的銲墊部17。
简体摘要：本发明之目的在于，在具有铜内连接及铝焊垫部的半导体设备中，抑制制造步骤的复杂化，同时可提升形成有该焊垫部之部分的机械强度。作为解决课题之手段，本发明之半导体设备，系于硅基板10上的第2层间绝缘膜14埋入第2接触部15及作为最上层内连接的第2铜内连接16。然后，在第2铜内连接16的指定部分埋入搭接金线18用的铝合金(例如AlCu或AlSiCu等)的焊垫部17。

33. 发明专利

TW200410257A 具備得以穩定供應資料寫入時所需電流之電路的非揮發性記憶裝置 NONVOLATILE MEMORY DEVICE HAVING CIRCUIT FOR STABLY SUPPLYING DESIRED CURRENT DURING DATA WRITING 失效
简体标题：具备得以稳定供应数据写入时所需电流之电路的非挥发性记忆设备 NONVOLATILE MEMORY DEVICE HAVING CIRCUIT FOR STABLY SUPPLYING DESIRED CURRENT DURING DATA WRITING
公开(公告)号：TW200410257A
公开(公告)日：2004-06-16
申请号：TW092114221
申请日：2003-05-27
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：大石司
IPC分类号： G11C
CPC分类号： G11C11/16 , G11C5/147
摘要：將記憶塊MB劃分成各個進行並列資料寫入的塊單元BU。並且就每一塊單元獨立設置可供應電源電壓Vcc及接地電壓GND的電流供應部VC0a、VC0b、VC1a、VC1b。藉此，以由與各塊單元獨立的電源電壓及接地電壓連接的電流供應部供應的資料寫入電流進行選擇記憶胞的資料寫入。亦即，可縮短供應電源電壓及接電電壓的電源線的配線長度，於是，可抑制電源線的配線電阻而供應所需資料寫入電流。
简体摘要：将记忆块MB划分成各个进行并列数据写入的块单元BU。并且就每一块单元独立设置可供应电源电压Vcc及接地电压GND的电流供应部VC0a、VC0b、VC1a、VC1b。借此，以由与各块单元独立的电源电压及接地电压连接的电流供应部供应的数据写入电流进行选择记忆胞的数据写入。亦即，可缩短供应电源电压及接电电压的电源线的配线长度，于是，可抑制电源线的配线电阻而供应所需数据写入电流。

34. 发明专利

TW200410250A 半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE 失效
简体标题：半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE
公开(公告)号：TW200410250A
公开(公告)日：2004-06-16
申请号：TW092116355
申请日：2003-06-17
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：月川靖彥
IPC分类号： G11C
CPC分类号： H01L27/10882 , G11C11/404 , G11C11/4097 , H01L27/0207 , H01L27/10885 , H01L27/10891
摘要：本發明之半導體記憶裝置，係在與字線(WL0～WL5)及位元線(BL0～BL9)交叉的方向，形成有形成電晶體的場區域(FLR)。於列方向對著各位元線形成位元線接點(BC)，並於各行上沿列方向整齊排列配置著儲存節點接點(SC)。可將基本單元區域(ECU)的尺寸設定為2．F．3．F。在此，F表示最小設計尺寸。由此，可減低由2記憶單元記憶1位元資料的雙單元模式DRAM的記憶單元的尺寸。
简体摘要：本发明之半导体记忆设备，系在与字线(WL0～WL5)及比特线(BL0～BL9)交叉的方向，形成有形成晶体管的场区域(FLR)。于列方向对着各比特线形成比特线接点(BC)，并于各行上沿列方向整齐排列配置着存储节点接点(SC)。可将基本单元区域(ECU)的尺寸设置为2．F．3．F。在此，F表示最小设计尺寸。由此，可减低由2记忆单元记忆1比特数据的双单元模式DRAM的记忆单元的尺寸。

35. 发明专利

TW588513B 時序產生電路失效
简体标题：时序产生电路
公开(公告)号：TW588513B
公开(公告)日：2004-05-21
申请号：TW092115514
申请日：2003-06-09
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：金子智 SATOSHI KANEKO
IPC分类号： H03L
CPC分类号： H03K3/0315 , H03L7/0995 , H03L7/107 , H03L2207/50
摘要： ﹝課題﹞在數位PLL電路，縮短振盪頻率達到所要值為止之時間。﹝解決手段﹞在可改寫之記憶體120內儲存和信號240b、240c之值(提供關於環振盪器110之振盪頻率和所要之頻率之差分量之資訊)相關之複數個調整量(增加量及減少量)。控制電路131按照信號240b、240c之值自記憶體120內選擇一個調整量，將計時器132之值只增減所選擇之調整量。依據計時器132之值調整振盪頻率。伍、(一)、本案代表圖為：第___2___圖
(二)、本案代表圖之元件代表符號簡單說明：
102 倍增電路、110 環振盪器、111 延遲線(可變延遲電路)、112 NAND電路、120 記憶體、130 延遲控制部、131 控制電路、132 延遲控制用計時器、140 脈衝計時器、150 相位比較器、160 輸入裝置、212、211、 N-OUT 振盪時序、231 信號、232 信號、240a、240b、240c 信號(計數值)、250d 頻率降低信號(判定結果)、250u 頻率上升信號(判定結果)、300 時序產生系統、IN輸入時序。
简体摘要： ﹝课题﹞在数码PLL电路，缩短振荡频率达到所要值为止之时间。﹝解决手段﹞在可改写之内存120内存储和信号240b、240c之值(提供关于环振荡器110之振荡频率和所要之频率之差分量之信息)相关之复数个调整量(增加量及减少量)。控制电路131按照信号240b、240c之值自内存120内选择一个调整量，将计时器132之值只增减所选择之调整量。依据计时器132之值调整振荡频率。伍、(一)、本案代表图为：第___2___图 (二)、本案代表图之组件代表符号简单说明： 102 倍增电路、110 环振荡器、111 延迟线(可变延迟电路)、112 NAND电路、120 内存、130 延迟控制部、131 控制电路、132 延迟控制用计时器、140 脉冲计时器、150 相位比较器、160 输入设备、212、211、 N-OUT 振荡时序、231 信号、232 信号、240a、240b、240c 信号(计数值)、250d 频率降低信号(判定结果)、250u 频率上升信号(判定结果)、300 时序产生系统、IN输入时序。

36. 发明专利

TW200407891A 半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE 失效
简体标题：半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE
公开(公告)号：TW200407891A
公开(公告)日：2004-05-16
申请号：TW092117217
申请日：2003-06-25
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：河野隆司 TAKASHI KONO , 古谷清廣 KIYOHIRO FURUTANI
IPC分类号： G11C
CPC分类号： H03L7/0805 , G11C7/22 , G11C7/222 , H03L7/0812
摘要：本發明提供一種即使周期較短亦可正確地選擇對應於所希望之外部時脈之DLL時脈脈衝的半導體記憶裝置，其中，分頻器(110)係將DLL時脈CLK_P分頻為2而產生ZCLK_PD0、ZCLK_PD1。延遲電路120係產生可使ZCLK_PD0、ZCLK_PD1分別僅延遲Tc(＝CLK–P相對於外部時脈之返回量＋內部時脈相對於外部時脈之延遲量)之ZCLK_PDD0，ZCLK_PDD1。分頻時脈選擇指示電路130係根據內部時脈CLK與ZCLK_PDD0、PDD1產生ZSEL0、ZSEL1。ZSEL0位移電路140係產生含有ZSEL1之時脈脈衝之ZSEL1_D2。ZCLK_P＃2選擇電路160係使用ZSEL1_D2選擇ZCLK_PD0之時脈脈衝。
简体摘要：本发明提供一种即使周期较短亦可正确地选择对应于所希望之外部时脉之DLL时脉脉冲的半导体记忆设备，其中，分频器(110)系将DLL时脉CLK_P分频为2而产生ZCLK_PD0、ZCLK_PD1。延迟电路120系产生可使ZCLK_PD0、ZCLK_PD1分别仅延迟Tc(＝CLK–P相对于外部时脉之返回量＋内部时脉相对于外部时脉之延迟量)之ZCLK_PDD0，ZCLK_PDD1。分频时脉选择指示电路130系根据内部时脉CLK与ZCLK_PDD0、PDD1产生ZSEL0、ZSEL1。ZSEL0位移电路140系产生含有ZSEL1之时脉脉冲之ZSEL1_D2。ZCLK_P＃2选择电路160系使用ZSEL1_D2选择ZCLK_PD0之时脉脉冲。

37. 发明专利

TW200406813A 半導體裝置 SEMICONDUCTOR DEVICE 失效
简体标题：半导体设备 SEMICONDUCTOR DEVICE
公开(公告)号：TW200406813A
公开(公告)日：2004-05-01
申请号：TW092117247
申请日：2003-06-25
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：前田茂伸 SHIGENOBU MAEDA , 前川繁登 SHIGETO MAEGAWA , 松本拓治 TAKUJI MATSUMOTO
IPC分类号： H01L
CPC分类号： H01L29/045 , H01L21/84 , H01L27/1203 , H01L29/1087 , H01L29/66772 , H01L29/78603 , H01L29/78615 , H01L29/78621 , H01L29/78654 , H01L29/78687 , H01L29/78696
摘要：本發明之目的在於提供一種形成在半導體基板上之半導體裝置，係能夠有效地利用半導體基板特長之半導體裝置及其製造方法。作為解決手段，在支持基板1之結晶方位〈110〉一致於SOI層3之結晶方位〈100〉所形成之SOI基板上，形成：包含P型本體層3a之N通道MOS電晶體和接合在P型本體層3a上之本體電壓施加用P型活化層6。連結P型本體層3a和本體電壓施加用P型活化層6之通路係呈平行地配置在SOI層3之結晶方位〈100〉上。在結晶方位〈100〉，電洞之遷移率大，因此，能夠減低前述通路之寄生電阻Ra、Rb。所以，迅速地進行對於P型本體層3a之電壓傳達，提高P型本體層3a之電壓固定能力。
简体摘要：本发明之目的在于提供一种形成在半导体基板上之半导体设备，系能够有效地利用半导体基板特长之半导体设备及其制造方法。作为解决手段，在支持基板1之结晶方位〈110〉一致于SOI层3之结晶方位〈100〉所形成之SOI基板上，形成：包含P型本体层3a之N信道MOS晶体管和接合在P型本体层3a上之本体电压施加用P型活化层6。链接P型本体层3a和本体电压施加用P型活化层6之通路系呈平行地配置在SOI层3之结晶方位〈100〉上。在结晶方位〈100〉，电洞之迁移率大，因此，能够减低前述通路之寄生电阻Ra、Rb。所以，迅速地进行对于P型本体层3a之电压传达，提高P型本体层3a之电压固定能力。

38. 发明专利

TW200405397A 半導體晶圓及其製造方法 SEMICONDUCTOR WAFER AND MANUFACTURING METHOD THEREOF 审中-公开
简体标题：半导体晶圆及其制造方法 SEMICONDUCTOR WAFER AND MANUFACTURING METHOD THEREOF
公开(公告)号：TW200405397A
公开(公告)日：2004-04-01
申请号：TW092117403
申请日：2003-06-26
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：岩松俊明 TOSHIAKI IWAMATSU , 前田茂伸 SHIGENOBU MAEDA
IPC分类号： H01L
CPC分类号： H01L21/76243 , H01L21/02027 , H01L21/67092 , H01L21/68 , H01L21/76254 , H01L21/76256 , H01L23/544 , H01L29/045 , H01L29/78606 , H01L29/78654 , H01L29/78696 , H01L2223/54453 , H01L2223/54493 , H01L2924/0002 , H01L2924/00
摘要：本發明之目的在於，提供一種能夠充分地提高MOS電晶體之電流驅動力之半導體晶圓及其製造方法。作為解決手段，在成為SOI層32之形成母體之SOI層用晶圓，形成結晶方位〈100〉之凹口32a和結晶方位〈110〉之凹口32b，在凹口32a和支持基板側晶圓1之結晶方位〈110〉之凹口1a互相呈一致之狀態下，貼合兩個晶圓。在SOI層用晶圓，還形成凹口32b，因此，可以在將凹口32a和凹口1a使用於對位並且進行兩個晶圓之貼合時，將凹口32b繫合在半導體晶圓製造裝置之導件部分上，達到由於在晶圓間之轉動所造成之位置偏離之防止。可以藉此而使得在兩個晶圓之結晶方位呈不同並且充分地提高電流驅動力之MOS電晶體，形成在半導體晶圓上。
简体摘要：本发明之目的在于，提供一种能够充分地提高MOS晶体管之电流驱动力之半导体晶圆及其制造方法。作为解决手段，在成为SOI层32之形成母体之SOI层用晶圆，形成结晶方位〈100〉之凹口32a和结晶方位〈110〉之凹口32b，在凹口32a和支持基板侧晶圆1之结晶方位〈110〉之凹口1a互相呈一致之状态下，贴合两个晶圆。在SOI层用晶圆，还形成凹口32b，因此，可以在将凹口32a和凹口1a使用于对位并且进行两个晶圆之贴合时，将凹口32b系合在半导体晶圆制造设备之导件部分上，达到由于在晶圆间之转动所造成之位置偏离之防止。可以借此而使得在两个晶圆之结晶方位呈不同并且充分地提高电流驱动力之MOS晶体管，形成在半导体晶圆上。

39. 发明专利

TW200405355A 非揮發性半導體記憶裝置审中-公开
简体标题：非挥发性半导体记忆设备
公开(公告)号：TW200405355A
公开(公告)日：2004-04-01
申请号：TW092126015
申请日：2003-09-19
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION , 日立超愛爾愛斯愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD
发明人：櫻井良多郎 , 田中均 HITOSHI TANAKA , 野田敏史 , 重松孝次
IPC分类号： G11C
CPC分类号： G11C16/3409 , G11C11/5621 , G11C16/225 , G11C16/30 , G11C16/3404
摘要：本發明係以在如快閃記憶體之可實行電氣地寫入、抹除之非揮發性半導體記憶裝置中，即使在寫入或抹除之動作中產生電源切斷的情形時，亦不會發生空乏狀態之記憶體單元做為技術課題。本發明之解決手段方面係被構成，在如快閃記憶體之非揮發性半導體記憶裝置中，在寫入或抹除之動作中產生電源切斷的情形時，將實施中之動作中斷，並且將閾電壓朝向逆方向變化，以實行修復處理。並且，將內部電源電路(充電泵之段數)構成可因應於電源電壓之位準而切換，以實行該修復處理。
简体摘要：本发明系以在如闪存之可实行电气地写入、抹除之非挥发性半导体记忆设备中，即使在写入或抹除之动作中产生电源切断的情形时，亦不会发生空乏状态之内存单元做为技术课题。本发明之解决手段方面系被构成，在如闪存之非挥发性半导体记忆设备中，在写入或抹除之动作中产生电源切断的情形时，将实施中之动作中断，并且将阈电压朝向逆方向变化，以实行修复处理。并且，将内部电源电路(充电泵之段数)构成可因应于电源电压之位准而切换，以实行该修复处理。

40. 发明专利

TW200402869A 積體電路裝置及電子裝置 INTEGRATED CIRCUIT DEVICE AND ELECTRONIC DEVICE 失效
简体标题：集成电路设备及电子设备 INTEGRATED CIRCUIT DEVICE AND ELECTRONIC DEVICE
公开(公告)号：TW200402869A
公开(公告)日：2004-02-16
申请号：TW092116929
申请日：2003-06-23
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORPORATION
发明人：鳥取功 ISAO TOTTORI
IPC分类号： H01L
CPC分类号： H01L25/0657 , H01L23/481 , H01L2225/06513 , H01L2225/06541 , H01L2225/06572 , H01L2924/0002 , H01L2924/00
摘要：〔課題〕防止配置於上方的積體電路的電路和既定不電氣連接之配置於下方的積體電路的電路電氣連接，而得到高積集化積體電路的積體電路裝置。〔解決手段〕積體電路裝置具有在矽基板1主表面上形成的積體電路2、在矽基板1底面上形成的絕緣層12、以及貫穿矽基板1、積體電路2、和絕緣層12的連接椿4；而堆疊的複數此積體電路裝置5a、5b，其中上方的積體電路裝置5a的積體電路2a的連接椿4a與鄰接的下方的積體電路裝置5b的積體電路2b的連接椿4b直接連接時，連接椿4a、4b互相電氣連接。當上方的積體電路裝置5a的積體電路2a的連接椿4c與下方的積體電路裝置5b的積體電路2b的連接椿4d不連接時，連接椿4c、4d藉由絕緣層12互相絕緣。
简体摘要：〔课题〕防止配置于上方的集成电路的电路和既定不电气连接之配置于下方的集成电路的电路电气连接，而得到高积集化集成电路的集成电路设备。〔解决手段〕集成电路设备具有在硅基板1主表面上形成的集成电路2、在硅基板1底面上形成的绝缘层12、以及贯穿硅基板1、集成电路2、和绝缘层12的连接椿4；而堆栈的复数此集成电路设备5a、5b，其中上方的集成电路设备5a的集成电路2a的连接椿4a与邻接的下方的集成电路设备5b的集成电路2b的连接椿4b直接连接时，连接椿4a、4b互相电气连接。当上方的集成电路设备5a的集成电路2a的连接椿4c与下方的集成电路设备5b的集成电路2b的连接椿4d不连接时，连接椿4c、4d借由绝缘层12互相绝缘。

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