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21. 发明授权

CN103065688B 记忆胞的检测方法有权
公开(公告)号：CN103065688B
公开(公告)日：2015-07-08
申请号：CN201110395032.2
申请日：2011-11-28
申请人：南亚科技股份有限公司
发明人：蔡子敬 , 陈逸男 , 刘献文
IPC分类号： G11C29/08
CPC分类号： H01L27/10847 , G11C11/40 , G11C29/50016 , G11C2029/0403 , H01L22/12 , H01L22/20 , H01L27/10861
摘要：一种记忆胞的检测方法，包括：提供半导体基板，该半导体基板具有形成于其内的电容以及形成于其上的晶体管，其中该晶体管电性连结于该电容；通过光学量测系统以检测该电容的顶面的尺寸及该电容与电性连结于该电容的该晶体管间的间距，进而得到第一量测值与第二量测值；以及比较该第一量测值及该第二量测值与该电容与该晶体管的设计规格，以判定包括该电容与该晶体管的记忆胞的功能。

22. 发明申请

WO2015190298A1 半導体装置およびその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2015190298A1
公开(公告)日：2015-12-17
申请号：PCT/JP2015/065355
申请日：2015-05-28
申请人：ソニー株式会社
发明人：釘宮　克尚 , 村田　顕一 , 岡野　仁志 , 森　茂貴 , 川島　寛之 , 松野　琢磨
IPC分类号： H01L21/8242 , H01L27/00 , H01L27/10 , H01L27/108
CPC分类号： H01L27/10847 , H01L21/3003 , H01L27/108 , H01L27/10808 , H01L27/10855 , H01L27/1462 , H01L27/14634
摘要：　第１面を有する半導体基板の前記第１面に絶縁膜を形成し、前記半導体基板の前記第１面に対向する第２面に酸化ケイ素、ＴＥＯＳ、ＢＰＳＧ、ＢＳＧ、ＰＳＧ、ＦＳＧ、炭素含有酸化ケイ素、窒化ケイ素、炭素含有窒化ケイ素および酸素含有炭化ケイ素の少なくともいずれか１つを含む水素供給膜を形成する半導体装置の製造方法。
摘要翻译：一种制造半导体器件的方法，其中具有第一表面的半导体衬底在第一表面上设置有绝缘膜，并且在半导体衬底的第二表面上设置所述第二表面在第一表面的相反侧上含有选自氧化硅，TEOS，BPSG，BSG，PSG，FSG，含碳氧化硅，氮化硅，含碳的氮化硅和含氧碳化硅中的至少一种物质的氢供应膜。

23. 发明申请

WO2009031052A2 MANUFACTURING PROCESS FOR ZERO-CAPACITOR RANDOM ACCESS MEMORY CIRCUITS 审中-公开
标题翻译：零电容随机存取电路的制造工艺
公开(公告)号：WO2009031052A2
公开(公告)日：2009-03-12
申请号：PCT/IB2008/003284
申请日：2008-03-21
申请人： INNOVATIVE SILICON S.A. , FAZAN, Pierre
发明人： FAZAN, Pierre
CPC分类号： H01L27/10805 , H01L21/84 , H01L27/108 , H01L27/10844 , H01L27/10847 , H01L27/1203 , H01L29/7841
摘要： Embodiments of a manufacturing process flow for producing standalone memory devices that can achieve bit cell sizes on the order of 4F2 or 5F2, and that can be applied to common source/drain, separate source/drain, or common source only or common drain only transistor arrays. Active area and word line patterns are formed as perpendicularly-arranged straight lines on a Silicon-on-Insulator substrate. The intersections of the active area and spaces between word lines define contact areas for the connection of vias and metal line layers. Insulative spacers are used to provide an etch mask pattern that allows the selective etching of contact areas as a series of linear trenches, thus facilitating straight line lithography techniques. Embodiments of the manufacturing process remove first layer metal (metal-1) islands and form elongated vias, in a succession of processing steps to build dense memory arrays.
摘要翻译：用于制造独立存储器件的制造工艺流程的实施例，其可以实现4F2或5F2的数量级的位单元尺寸，并且可以应用于公共源极/漏极，单独的源极/漏极或仅公共源极或仅公共漏极晶体管阵列。有源区域和字线图案在绝缘体上硅衬底上形成为垂直布置的直线。活动区域和字线间的交点定义用于连接通孔和金属线层的接触区域。使用绝缘间隔物来提供蚀刻掩模图案，其允许将接触区域选择性地蚀刻为一系列线性沟槽，从而便于直线光刻技术。制造过程的实施例在连续的处理步骤中去除第一层金属（金属-1）岛并形成细长的通孔以构建密集的存储器阵列。

24. 发明专利

KR20210027367A KR20210027367A - Semiconductor device and manufacturing method of semiconductor device 审中-公开
公开(公告)号：KR20210027367A
公开(公告)日：2021-03-10
申请号：KR1020217001128A
申请日：2019-06-17
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 슌페이 야마자키 , ??페이 야마자키 , 다카노리 마츠자키 , 료 도쿠마루 , 료타 호도
IPC分类号： H01L27/108 , H01L29/786 , H01L49/02
CPC分类号： H01L27/10805 , H01L21/822 , H01L21/8234 , H01L27/04 , H01L27/06 , H01L27/088 , H01L27/108 , H01L27/10847 , H01L27/1156 , H01L28/40 , H01L29/786 , H01L29/7869 , H01L29/788 , H01L29/792
摘要： 미세화 또는 고집적화가 가능한 반도체 장치를 제공한다. 트랜지스터와, 용량 소자와, 전극과, 층간막을 가지고, 트랜지스터는 반도체층과, 게이트와, 소스와, 드레인을 가지고, 트랜지스터 및 용량 소자는 층간막에 매립되어 제공되고, 소스 및 드레인 중 한쪽은 반도체층보다 아래쪽에서 전극과 접하고, 소스 및 드레인 중 다른 쪽은 반도체층보다 위쪽에서 용량 소자의 전극 중 한쪽과 접한다.

25. 发明申请

WO2014123170A1 半導体装置及びその製造方法审中-公开
标题翻译：半导体器件及其制造方法
公开(公告)号：WO2014123170A1
公开(公告)日：2014-08-14
申请号：PCT/JP2014/052710
申请日：2014-02-06
申请人：ピーエスフォールクスコエスエイアールエル , 瀬川一宏
发明人：瀬川　一宏
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L23/5225 , H01L21/76224 , H01L21/76801 , H01L21/76877 , H01L21/76897 , H01L27/108 , H01L27/10814 , H01L27/10847 , H01L27/10855 , H01L27/10876 , H01L27/10885 , H01L27/10888 , H01L27/10891 , H01L29/0649 , H01L2924/0002 , H01L2924/00
摘要：　ワード線１０ｂと１０ｄの間でビット線１６に囲まれたコンタクトホール内に第２の導電材料を埋め込み、第２の方向で分離するツインプラグ形成工程において、従来のダミーワード線に埋め込まれていた導電材料を除去して拡散層分離用溝２９を形成し、拡散層分離絶縁膜３０を埋め込んで拡散層を分離すると共に、コンタクトプラグ２５ｂと２５ｃとを分離する。
摘要翻译：在本发明中，在双插件形成工序中，除去导电材料，形成用于分离扩散层（29）的沟槽，将扩散层分离用绝缘膜（30）扩散层和接触插塞（25b）和（25c）分离。在双插塞形成步骤中，将第二导电材料注入由字线（10b）和（10d）之间的位线（16）围绕的接触孔中，并在第二方向上分离。在现有技术中将导电材料植入虚拟字线中。

26. 发明申请

WO2011124855A1 POINT MEMOIRE RAM A UN TRANSISTOR 审中-公开
标题翻译：包含晶体管的RAM存储单元
公开(公告)号：WO2011124855A1
公开(公告)日：2011-10-13
申请号：PCT/FR2011/050788
申请日：2011-04-07
申请人： CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE , OTRI Universidad de Granada , CRISTOLOVEANU, Sorin, Ioan , RODRIGUEZ, Noel , GAMIZ, Francisco
发明人： CRISTOLOVEANU, Sorin, Ioan , RODRIGUEZ, Noel , GAMIZ, Francisco
IPC分类号： H01L21/8242 , H01L21/84 , H01L29/78 , G11C11/404 , H01L27/108
CPC分类号： H01L29/785 , G11C7/00 , G11C11/404 , G11C2211/4016 , H01L21/84 , H01L21/845 , H01L27/10802 , H01L27/10826 , H01L27/10844 , H01L27/10847 , H01L29/7841
摘要： L'invention concerne un point mémoire constitué d'un transistor MOS isolé ayant un drain (8), une source (7) et une région de corps revêtue d'une grille isolée (12), dans lequel la région de corps est divisée dans son épaisseur en deux régions distinctes (13, 14) de types de conductivité opposés s 'étendant parallèlement au plan de la grille, la région de corps la plus proche de la grille ayant le type de conductivité opposé à celui des drain/source.
摘要翻译：本发明涉及由隔离MOS晶体管构成的存储单元，该隔离MOS晶体管具有漏极（8），源极（7）和被绝缘栅极（12）覆盖的主体区域，其中体区域通过其厚度被分割为两个具有与栅极平面平行延伸的相反导电类型的分离区域（13,14），最靠近栅极的体区具有与漏极/源极相反的导电类型。

27. 发明申请

WO2015027233A1 THREE-DIMENSIONAL NAND NON-VOLATILE MEMORY DEVICES WITH BURIED WORD LINE SELECTORS 审中-公开
标题翻译：带有字线选择器的三维NAND非易失性存储器件
公开(公告)号：WO2015027233A1
公开(公告)日：2015-02-26
申请号：PCT/US2014/052425
申请日：2014-08-23
申请人： SANDISK TECHNOLOGIES INC.
发明人： ALSMEIER, Johann
IPC分类号： H01L27/115
CPC分类号： G11C14/0018 , G11C16/0483 , H01L27/10805 , H01L27/10844 , H01L27/10847 , H01L27/10891 , H01L27/11524 , H01L27/11551 , H01L27/11556 , H01L27/1157 , H01L27/11578 , H01L27/11582
摘要： Three-dimensional NAND stacked memory devices are described that include a stack including alternating word line and dielectric layers and a plurality of NAND strings of memory cells formed in memory holes which extend through the layers. Each memory cell includes a control gate formed by one of the word line layers, and multiple selector devices, each selector device coupled to an end of a corresponding NAND string. The NAND strings are disposed above a substrate, and the selector devices are disposed in the substrate.
摘要翻译：描述了包括交替字线和电介质层的堆叠和形成在延伸穿过层的存储器孔中的多个存储单元的NAND串的三维NAND堆叠存储器件。每个存储单元包括由字线层之一形成的控制栅极和多个选择器装置，每个选择器装置耦合到对应的NAND串的一端。 NAND串设置在基板上方，并且选择器装置设置在基板中。

28. 发明申请

WO2009031052A3 ZERO-CAPACITOR (FLOATING BODY) RANDOM ACCESS MEMORY CIRCUITS WITH POLYCIDE WORD LINES AND MANUFACTURING METHODS THEREFOR 审中-公开
标题翻译：零电容（浮动体）带多边形字线的随机存取电路及其制造方法
公开(公告)号：WO2009031052A3
公开(公告)日：2009-08-06
申请号：PCT/IB2008003284
申请日：2008-03-21
申请人： INNOVATIVE SILICON SA , FAZAN PIERRE
发明人： FAZAN PIERRE
IPC分类号： H01L21/8242 , H01L21/84 , H01L27/108 , H01L27/12 , H01L29/78
CPC分类号： H01L27/10805 , H01L21/84 , H01L27/108 , H01L27/10844 , H01L27/10847 , H01L27/1203 , H01L29/7841
摘要： Embodiments of a manufacturing process flow for producing memory devices that can achieve bit cell sizes on the order of 4F2 or 5F2, and that can be applied to common source/drain, separate source/drain, or common source only or common drain only transistor arrays. Active area and word line patterns are formed as perpendicularly-arranged straight lines on a Silicon-on-Insulator substrate. The intersections of the active area and spaces between word lines define contact areas for the connection of vias and metal line layers. Insulative spacers are used to provide an etch mask pattern that allows the selective etching of contact areas as a series of linear trenches, thus facilitating straight line lithography techniques. Embodiments of the manufacturing process remove first layer metal (metal-1) islands and form elongated vias, in a succession of processing steps to build dense memory arrays.
摘要翻译：用于生产可以实现4F2或5F2的数量级的位单元大小的存储器件的制造工艺流程的实施例，并且可以应用于公共源极/漏极，单独的源极/漏极或仅公共源极或仅公共的仅漏极晶体管阵列。有源区域和字线图案在绝缘体上硅衬底上形成为垂直布置的直线。活动区域和字线间的交点定义用于连接通孔和金属线层的接触区域。使用绝缘间隔物来提供蚀刻掩模图案，其允许将接触区域选择性地蚀刻为一系列线性沟槽，从而便于直线光刻技术。制造过程的实施例在连续的处理步骤中去除第一层金属（金属-1）岛并形成细长的通孔以构建密集的存储器阵列。

29. 发明专利

JP2017212459A 活性領域を限定する線状のトレンチを有する半導体素子及びその形成方法审中-公开
公开(公告)号：JP2017212459A
公开(公告)日：2017-11-30
申请号：JP2017148467
申请日：2017-07-31
申请人：三星電子株式会社 , Samsung Electronics Co.,Ltd.
发明人：崔宰福 , 李圭現 , 張美貞 , 崔榮振 , 許宙永
IPC分类号： H01L27/108 , H01L21/76 , H01L21/8242
CPC分类号： H01L23/49838 , H01L27/10814 , H01L27/10847 , H01L27/10876 , H01L27/10885 , H01L27/10891 , H01L27/0207 , H01L2924/0002
摘要：【課題】高集積化に有利であり、かつコンタクトプラグとの接触面積確保に容易な活性領域を有する半導体素子及びその製造方法を提供する。【解決手段】半導体基板上の相互平行な第1、第2平行トレンチ、半導体基板上の相互平行な第1、第2交差トレンチ、第1、第2平行トレンチと第1、第2交差トレンチにより限定される活性領域、活性領域を横切る下部導電性ライン、下部導電性ラインと交差し活性領域上を横切る上部導電性ラインを有し、第1、第2平行トレンチは上部導電性ラインと交差し、第1、第2交差トレンチは第1、第2平行トレンチと交差し、第1、第2交差トレンチは下部導電性ラインと交差し、活性領域は、第1、第2平行トレンチによって限定される第1、第2側面、第1、第2交差トレンチによって限定される第3、第4側面を有し、第2側面と上部導電性ライン間に第1鋭角、第1側面と第4側面間に第2鋭角が形成される。【選択図】図1

30. 发明专利

JP6189615B2 活性領域を限定する線状のトレンチを有する半導体素子及びその形成方法有权
公开(公告)号：JP6189615B2
公开(公告)日：2017-08-30
申请号：JP2013069241
申请日：2013-03-28
申请人：三星電子株式会社 , Samsung Electronics Co.,Ltd.
发明人：崔宰福 , 李圭現 , 張美貞 , 崔榮振 , 許宙永
IPC分类号： H01L27/108 , H01L21/76 , H01L21/8242
CPC分类号： H01L23/49838 , H01L27/10814 , H01L27/10847 , H01L27/10876 , H01L27/10885 , H01L27/10891 , H01L27/0207 , H01L2924/0002

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