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21. 发明公开

CN104769842A 半导体装置以及其驱动方法失效
公开(公告)号：CN104769842A
公开(公告)日：2015-07-08
申请号：CN201380058087.1
申请日：2013-10-15
申请人：株式会社半导体能源研究所
发明人：青木健 , 池田隆之 , 黑川义元
IPC分类号： H03K3/356
CPC分类号： G11C14/0072
摘要：提供一种半导体装置及其驱动方法，其中该半导体装置可以降低耗电量，还可以抑制由于停止或再次开始供应电源电压而导致的动作延迟。对应于在持续供应电源电压期间保持的数据的电位在停止供应电源电压之前保存于连接有电容元件的节点中。并且，由于将该节点用作栅极的晶体管的沟道电阻变化，因此通过再次开始供应电源电压载入数据。

22. 发明公开

CN102195618A 数据保持器件有权
公开(公告)号：CN102195618A
公开(公告)日：2011-09-21
申请号：CN201110039457.X
申请日：2011-02-15
申请人：罗姆股份有限公司
发明人：木村启明 , 饭田淳 , 浊池康次 , 市田善信
IPC分类号： H03K3/45 , G11C11/22
CPC分类号： G11C14/0072 , H03K3/356008 , H03K3/45 , H03K19/0016
摘要：本发明提出了一种数据保持器件，包括：环路结构部分LOOP，使用在环路中连接的多个逻辑门(NAND3和NAND4)来保持数据；非易失性存储部分(NVM)，使用铁电元件的磁滞特性以非易失性方式存储保持在环路结构部分(LOOP)中的数据；电路分离部分(SEP)，用于将环路结构部分(LOOP)与非易失性存储部分(NVM)电分离；以及设置/重置控制器(SRC)，基于存储在非易失性存储部分(NVM)中的数据来产生预定设置信号(SNL)或重置信号(RNL)，其中，根据所述设置信号(SNL)和重置信号(RNL)将多个逻辑门分别设置和重置为任意输出逻辑电平。

23. 发明授权

CN1637930B 存储电路、半导体装置及电子设备失效
公开(公告)号：CN1637930B
公开(公告)日：2011-03-30
申请号：CN200410097077.1
申请日：2004-12-21
申请人：精工爱普生株式会社
发明人：小出泰纪
IPC分类号： G11C11/22
CPC分类号： G11C14/0072 , G11C14/00
摘要：本发明公开了一种主要用于程序电路等的存储电路，该存储电路能简易、稳定地读出存储数据，其包括：具有第一端和第二端触发器；具有第一铁电电容器和第二铁电电容器，用于存储规定数据的存储部；对所述触发器供给电压，基于所述规定的数据通过控制所述第一端和所述第二端的电位，使所述规定数据保持到所述触发器的控制部；以及基于第一端或第二端的电位，锁存被所述触发器保持的规定的数据的锁存电路。

24. 发明授权

CN1260816C 具有非易失性数据存储电路的集成电路失效转让
公开(公告)号：CN1260816C
公开(公告)日：2006-06-21
申请号：CN03155901.8
申请日：2003-08-26
申请人：富士通株式会社
发明人：横关亘 , 桝井昇一
IPC分类号： H01L27/00 , G11C11/22 , G11C11/34
CPC分类号： G11C14/00 , G11C14/0072
摘要：一种集成电路，包括：休眠开关，位于第一电源线和第二电源线之间，其由具有第一阈值电压的晶体管构成，且在休眠模式时变为非导通；锁存电路，连接到所述的第二电源线上，由具有比第一阈值电压低的第二阈值电压的晶体管构成；以及铁电电容器，用于根据其铁电膜的极化方向存储锁存电路中保持的数据。该集成电路还包含控制信号发生电路，用于在从所述的休眠模式返回活动模式时，产生极板信号以驱动所述铁电电容器的端子，从而根据极化方向在所述锁存电路中产生电压，并在驱动所述铁电电容器之后产生休眠信号，使所述的休眠开关导通，从而激活所述锁存电路。

25. 发明公开

EP1239492A3 Memory cell, nonvolatile memory device and control method therefor, improving reliability at low power supply voltage 有权
标题翻译：存储器单元，为此非易失性存储装置及其控制方法，在低电源电压可受理改进
公开(公告)号：EP1239492A3
公开(公告)日：2003-01-15
申请号：EP02090098.1
申请日：2002-03-06
申请人： NEC CORPORATION
发明人： Miwa, Tohru , Toyoshima, Hideo
IPC分类号： G11C14/00
CPC分类号： G11C14/0072 , G11C14/00
摘要： For a memory cell comprising: a pair of memory nodes (Q0, Q1) for holding a pair of complementary voltages; a pair of switching elements (M0, M1) for controlling the connection between each memory node (Q0, Q1) and a bit line (BLN, BLP) corresponding to the memory node (Q0, Q1) according to ON/OFF control by a common word line (WL); and a pair of ferroelectric capacitors (F0, F1) each of which is connected to a plate line (PL) and corresponding one of the memory nodes (Q0, Q1), storing operation of the memory cell is carried out by swinging the voltage of the plate line (PL) between a first voltage that is higher than power supply voltage (Vcc) of the memory cell and a second voltage that is lower than the ground potential while keeping the switching elements (M0, M1) in off states, thereby remanent polarization of the ferroelectric capacitors (F0, F1) is made larger. In addition, recall operation of the memory cell is carried out by driving the plate line (PL) to a third voltage that is higher than the power supply voltage (Vcc) or a fourth voltage that is lower than the ground potential so as to enlarge operation margin. By such storing operation and recall operation, the reliability of nonvolatile memory under a low power supply voltage (Vcc) can be improved.

26. 发明公开

EP0772199A3 Non-volatile register and method for accessing data therein 失效
标题翻译：非易失性寄存器和数据访问方法
公开(公告)号：EP0772199A3
公开(公告)日：1998-10-21
申请号：EP96116663
申请日：1996-10-17
申请人： MOTOROLA INC
发明人： TAI JY-DER D
IPC分类号： G11C14/00 , G11C11/22 , G11C7/00
CPC分类号： G11C14/0072 , G11C11/22
摘要： The present invention provides a non-volatile register (10) and a method for writing data into and reading data from the non-volatile register (10). When writing, a first pair of ferroelectric capacitors (14, 16) receives a data signal via a first pass gate (12) and a second pair of ferroelectric capacitors (24, 26) receives a complementary data signal via a second pass gate (32). An extraction signal and a restoration signal place the two pairs of ferroelectric capacitors (14, 16, 24, 26) into their respective polarization states depending on the data. When reading, the extraction signal produces a voltage difference in accordance with the data stored in the register (10) appearing at two voltage electrodes of a voltage detector (18). The voltage difference is amplified and transmitted from the register (10) via the two pass gates (12, 32). The restoration signal restores the data back to the non-volatile register (10).

27. 发明公开

EP0297777A2 Ferroelectric shadow ram 失效转让
标题翻译： Ferroelektrischer，Latten Bild-RAM-Speicher。
公开(公告)号：EP0297777A2
公开(公告)日：1989-01-04
申请号：EP88305713.5
申请日：1988-06-22
申请人： RAMTRON INTERNATIONAL CORPORATION
发明人： Dimmler, Klaus , Eaton, Sheffield S. Jr.
IPC分类号： G11C11/22 , G11C14/00
CPC分类号： G11C14/0072 , G11C11/22 , G11C14/00
摘要： A memory cell includes an SRAM flip-flop cell having two nodes coupled to ferroelectric capacitors so that when the SRAM is powered down, the ferroelectric devices store data and upon power up, transfer the stored data to the SRAM cell. The ferroelectric devices can be bypassed during normal SRAM operations to reduce hysteresis fatigue.
摘要翻译：存储器单元包括具有耦合到铁电电容器的两个节点的SRAM触发器单元，使得当SRAM断电时，铁电器件存储数据并且在上电时将所存储的数据传送到SRAM单元。在正常SRAM操作期间，铁电元件可以被旁路，以减少滞后疲劳。

28. 发明申请

WO2014120903A1 NONVOLATILE LOGIC ARRAY WITH BUILT-IN TEST RESULT SIGNAL 审中-公开
标题翻译：非线性逻辑阵列与内置测试结果信号
公开(公告)号：WO2014120903A1
公开(公告)日：2014-08-07
申请号：PCT/US2014/013811
申请日：2014-01-30
申请人： TEXAS INSTRUMENTS INCORPORATED , TEXAS INSTRUMENTS JAPAN LIMITED
发明人： BARTLING, Steven, Craig , KHANNA, Sudhanshu
IPC分类号： G11C29/12 , G06F11/277 , G01R31/3193
CPC分类号： G11C29/08 , G11C11/22 , G11C11/401 , G11C14/0072 , G11C29/02 , G11C29/12 , G11C29/34 , G11C29/50 , G11C29/50016 , G11C2029/0401
摘要： A system on chip (SoC) (100) provides a nonvolatile memory array (1 10) that is configured as n rows by m columns of bit cells. Each of the bit cells is configured to store a bit of data. There are m bit lines each coupled to a corresponding one of the m columns of bit cells. There are m write drivers each coupled to a corresponding one of the m bit lines. An AND gate is coupled to the m bit lines and has an output line coupled to an input of a test controller on the SoC. An OR gate is coupled to the m bit lines and has an output line coupled to an input of the test controller.
摘要翻译：片上系统（SoC）（100）提供了被配置为n行×m位的位单元的非易失性存储器阵列（110）。每个位单元被配置为存储一位数据。存在m个位线，每个位线耦合到位单元的m列的相应一个。存在m个写入驱动器，每个写入驱动器耦合到m个位线中的相应一个位线。与门耦合到m位线，并且具有耦合到SoC上的测试控制器的输入的输出线。 OR门耦合到m位线，并且具有耦合到测试控制器的输入的输出线。

29. 发明申请

WO2008105076A1 ＲＦＩＤタグＬＳＩおよびＲＦＩＤタグ制御方法审中-公开
标题翻译： RFID标签LSI和RFID标签控制方法
公开(公告)号：WO2008105076A1
公开(公告)日：2008-09-04
申请号：PCT/JP2007/053675
申请日：2007-02-27
申请人：富士通株式会社 , 桝井昇一
发明人：桝井昇一
IPC分类号： G06K19/07 , G11C11/22
CPC分类号： G11C11/22 , G11C14/00 , G11C14/0072
摘要：　ＲＦＩＤタグＬＳＩ（１００）は、６つのトランジスタおよび４つの強誘電体キャパシタから構成される６Ｔ４Ｃ型のＦｅＲＡＭ（１１０）の強誘電体キャパシタに蓄積された分極情報を揮発性蓄積ノードへ出力するリコール動作を実行するリコール制御回路（１１１）と、を備えている。また、リコール制御回路（１１１）は、リーダ・ライタ機器（１２０）から送信された無線信号に応じてＲＦＩＤタグＬＳＩ（１００）が起電した後、所定のコマンドを含んだ無線信号を受信するまでの間にリコール動作を実行する。
摘要翻译： RFID标签LSI（100）配备有用于执行调用操作的回调控制电路（111），其中存储在6T4C型FeRAM（110）的强电介质电容器中的偏振信息被输出到易失性存储节点，6T4C- 包括六个晶体管和四个铁电电容器的FeRAM（110）。回忆控制电路（111）在RFID标签LSI（100）响应于从读/写装置（120）发送的无线电信号产生电力之后的时间间隔内执行召回操作，并且在包括预定命令的无线电信号是接收。

30. 发明申请

WO2015023290A1 MEMORY CELL WITH RETENTION USING RESISTIVE MEMORY 审中-公开
标题翻译：使用电阻记忆的记忆单元
公开(公告)号：WO2015023290A1
公开(公告)日：2015-02-19
申请号：PCT/US2013/055332
申请日：2013-08-16
申请人： AUGUSTINE, Charles , TOKUNAGA, Carlos , TSCHANZ, James W. , INTEL CORPORATION
发明人： AUGUSTINE, Charles , TOKUNAGA, Carlos , TSCHANZ, James W.
IPC分类号： G11C11/41 , H04L25/18
CPC分类号： G11C14/0081 , G11C11/1697 , G11C13/0011 , G11C14/0072 , G11C14/009
摘要： Described is an apparatus including memory cell with retention using resistive memory. The apparatus comprises: a memory element including cross-coupled cells having a first node and a second node; a first transistor coupled to the first node; a second transistor coupled to the second node; and a resistive memory element coupled to the first and second transistors.
摘要翻译：描述了一种包括使用电阻性存储器保持的存储单元的装置。该装置包括：存储元件，其包括具有第一节点和第二节点的交叉耦合小区; 耦合到所述第一节点的第一晶体管; 耦合到所述第二节点的第二晶体管; 以及耦合到第一和第二晶体管的电阻性存储元件。

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