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    • 21. 发明授权
      US06260185B1 Method for designing semiconductor integrated circuit and automatic designing device 失效
    • Method for designing semiconductor integrated circuit and automatic designing device
    • 半导体集成电路设计方法及自动设计装置
    • US06260185B1
    • 2001-07-10
    • US08930219
    • 1997-10-20
    • Yasuhiko Sasaki , Kazuo Yano , Shunzo Yamashita , Koichi Seki
    • Yasuhiko Sasaki , Kazuo Yano , Shunzo Yamashita , Koichi Seki
    • G06G748
    • G06F17/505 , H03K19/1736 , H03K19/1737
    • A program for automatically designing a logic circuit used for a method of designing a pass transistor circuit, by which the number of required transistors, delay time, power consumption and chip area of the pass transistor circuit is reduced. The program executes the following steps: a) receiving inputted logic functions which define the logical relationship between the inputs and the outputs, and an inputted target specification, b) generating a binary decision diagram from part of the logic functions received at (a), c) replacing the diagram nodes formed at (b) with pass transistor circuit, d) judging whether or not the simulation characteristics of the pass transistor circuit described in (c) meets the target specification described in (a), and executing the following steps when the judgment is “no”, e) replacing part of the diagram generated by the procedure described in (b) with another diagram, f) allocating a new binary decision diagram to the control inputs of the nodes of the replaced diagram prepared at (e), and g) repeating the steps (c) and (d) for the diagram prepared at (f).
    • 用于自动设计用于设计传输晶体管电路的方法的逻辑电路的程序，由此降低了所需晶体管的数量，延迟时间，功耗以及传输晶体管电路的芯片面积。 该程序执行以下步骤：a）接收定义输入和输出之间的逻辑关系的输入逻辑功能以及输入的目标规范，b）从（a）中接收的部分逻辑函数生成二进制判定图， c）用传统晶体管电路代替（b）形成的图形节点，d）判断（c）中描述的传输晶体管电路的仿真特性是否满足（a）中描述的目标规范，并执行以下步骤 当判断为“否”时，e）用另一个图替换由（b）中描述的过程产生的图的一部分，f）将新的二进制决策图分配给在 e），g）对（f）制备的图重复步骤（c）和（d）。
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    • 27. 发明授权
      US06950767B2 Quality monitoring system for building structure, quality monitoring method for building structure and semiconductor integrated circuit device 失效
    • Quality monitoring system for building structure, quality monitoring method for building structure and semiconductor integrated circuit device
    • 建筑结构质量监测系统，建筑结构质量监测方法和半导体集成电路装置
    • US06950767B2
    • 2005-09-27
    • US10706972
    • 2003-11-14
    • Shunzo Yamashita , Kei Suzuki , Toshiyuki Aritsuka , Sadaki Nakano
    • Shunzo Yamashita , Kei Suzuki , Toshiyuki Aritsuka , Sadaki Nakano
    • G01N33/38 , G06F19/00
    • G01N33/383
    • A low cost system and method are provided for long-term monitoring of the quality of a building structure utilizing a semiconductor integrated circuit device buried in the structure. A monitoring chip includes a sensor, a microprocessor, a memory, a radio interface, an electric power controller and an electric power generator. The monitoring chip intermittently receives power to intermittently monitor information such as whether concrete is adequately cured, whether the quantity of moisture and chloride ions in concrete paste is adequate, or whether a state of stress inside concrete is in question. Temperature sensors, electric resistance sensors and pressure sensors respectively built in the monitoring chip use the built-in electric power generator as a power source, and the system store any abnormal measured values in a built-in memory. Collected quality data is transmitted according to an external request to indicate building structure quality.
    • 提供了一种低成本的系统和方法，用于利用埋在结构中的半导体集成电路器件长期监测建筑结构的质量。 监视芯片包括传感器，微处理器，存储器，无线电接口，电力控制器和发电机。 监控芯片间歇地接收电力以间歇地监测混凝土浆料中的水分和氯离子的量是否足够，混凝土内部的应力状态是否有问题的信息。 分别内置在监控芯片中的温度传感器，电阻传感器和压力传感器使用内置发电机作为电源，并将内部存储器中的任何异常测量值存储。 收集的质量数据根据外部要求传输，以指示建筑结构质量。
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    • 28. 发明授权
      US06313666B1 Logic circuit including combined pass transistor and CMOS circuit and a method of synthesizing the logic circuit 有权
    • Logic circuit including combined pass transistor and CMOS circuit and a method of synthesizing the logic circuit
    • 包括组合传输晶体管和CMOS电路的逻辑电路和合成逻辑电路的方法
    • US06313666B1
    • 2001-11-06
    • US09331780
    • 1999-06-24
    • Shunzo Yamashita , Kazuo Yano
    • Shunzo Yamashita , Kazuo Yano
    • H03K19094
    • H03K19/1736 , G06F17/505 , H03K19/1737
    • In order to produce a logic circuit excellent in circuit characteristics which are area, delay time and power consumption by combining pass transistor logic circuits and CMOS logic circuits, a binary decision diagram is created from a Boolean function, and respective nodes of the diagram are mapped into 2-inut, 1-output, 1-control input pass transistor selectors to synthesize a pass transistor logic circuit. In the pass transistor logic circuit, a pass transistor selector operating as a NAND or NOR logic with any one of its two inputs excluding the control input being fixed to a logical constant “1” or “0” is replaced with a CMOS gate operating as a NAND or NOR logic logically equivalent to the pass tansistor selector if the value of a predetermined circuit characteristic obtained by the replacement is closer to an optimal value (if the resulting logic circuit is smaller in area, delay time or power consumption than the original pass transistor logic circuit).
    • 为了通过组合传输晶体管逻辑电路和CMOS逻辑电路来产生电路特性优异的逻辑电路，其面积，延迟时间和功率消耗，从布尔函数创建二进制决策图，并将该图的各个节点映射 成为2-inut，1输出，1控制输入通道晶体管选择器，以合成传输晶体管逻辑电路。 在传输晶体管逻辑电路中，作为NAND或NOR逻辑的传输晶体管选择器，其两个输入中的任何一个不包括固定在逻辑常数“1”或“0”的控制输入，被替换为CMOS门 如果通过替换获得的预定电路特性的值更接近于最佳值（如果所得到的逻辑电路的面积，延迟时间或功耗比原始通路小，则逻辑上等效于通过转换器选择器的NAND或NOR逻辑） 晶体管逻辑电路）。
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