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21. 发明授权

US5355467A Second level cache controller unit and system 失效
标题翻译：二级缓存控制器单元和系统
公开(公告)号：US5355467A
公开(公告)日：1994-10-11
申请号：US208090
申请日：1994-03-08
申请人： Peter D. MacWilliams , Robert L. Farrell , Adalberto Golbert , Itzik Silas
发明人： Peter D. MacWilliams , Robert L. Farrell , Adalberto Golbert , Itzik Silas
IPC分类号： G06F12/08 , G06F13/00
CPC分类号： G06F12/0811 , G06F12/0831 , G06F2212/6082
摘要： A second level cache memory controller, implemented as an integrated circuit unit, operates in conjunction with a secondary random access cache memory and a main memory (system) bus controller to form a second level cache memory subsystem. The subsystem is interfaced to the local processor (CPU) bus and to the main memory bus providing independent access by both buses, thereby reducing traffic of the main memory bus when the data required by the CPU is located in secondary cache. Similarly, CPU bus traffic is minimized when secondary cache access by the main memory bus for snoops and write-backs to main memory. Snoop latches interfaced with the main memory bus provide snoop access to the cache memory via the cache directory in the secondary cache controller unit. The controller also supports parallel look-up in the controller tag array and the secondary cache using most-recently-used (MRU) main memory write-through and pipelining of memory bus cycle requests.
摘要翻译：实现为集成电路单元的第二级高速缓冲存储器控制器与辅助随机存取高速缓冲存储器和主存储器（系统）总线控制器一起操作以形成第二级高速缓存存储器子系统。该子系统与本地处理器（CPU）总线和主存储器总线接口，由总线提供独立的访问，从而当CPU所需的数据位于二级缓存中时，减少主存储器总线的流量。类似地，当主存储器总线的二级缓存访问被窃听并回写到主存储器时，CPU总线流量被最小化。与主存储器总线连接的监听锁存器通过次级高速缓存控制器单元中的高速缓存目录提供对高速缓冲存储器的窥探访问。控制器还支持使用最近使用（MRU）主存储器直写和流水线存储器总线周期请求的控制器标签阵列和二级缓存中的并行查找。

22. 发明申请

US20160086299A1 Position-Only Shading Pipeline 有权
标题翻译：仅定位着色管道
公开(公告)号：US20160086299A1
公开(公告)日：2016-03-24
申请号：US14494653
申请日：2014-09-24
申请人： Saurabh Sharma , Subramaniam Maiyuran , Thomas A. Piazza , Kalyan K. Bhiravabhatla , Peter L. Doyle , Paul A. Johnson , Bimal Poddar , Jon N. Hasselgren , Carl J. Munkberg , Tomas G. Akenine-Moller , Harri Syrja , Kevin Rogovin , Robert L. Farrell
发明人： Saurabh Sharma , Subramaniam Maiyuran , Thomas A. Piazza , Kalyan K. Bhiravabhatla , Peter L. Doyle , Paul A. Johnson , Bimal Poddar , Jon N. Hasselgren , Carl J. Munkberg , Tomas G. Akenine-Moller , Harri Syrja , Kevin Rogovin , Robert L. Farrell
IPC分类号： G06T1/20 , G06T15/40
CPC分类号： G06T1/20 , G06T15/40 , G06T15/405 , G06T15/503 , G09G5/393
摘要： In position-only shading, two geometry pipes exist, a trimmed down version called the Cull Pipe and a full version called the Replay Pipe. Thus, the Cull Pipe executes the position shaders in parallel with the main application, but typically generates the critical results much faster as it fetches and shades only the position attribute of the vertices and avoids the rasterization as well as the rendering of pixels for the frame buffer. Furthermore, the Cull Pipe uses these critical results to compute visibility information for all the triangles whether they are culled or not. On the other hand, the Replay Pipe consumes the visibility information to skip the culled triangles and shades only the visible triangles that are finally passed to the rasterization phase. Together the two pipes can hide the long cull runs of discarded triangles and can complete the work faster in some embodiments.
摘要翻译：在仅位置阴影中，存在两个几何管道，一个称为Cull管道的修剪版本以及称为Replay Pipe的完整版本。因此，Cull管道与主应用程序并行执行位置着色器，但是通常会生成关键结果的速度要快得多，因为它仅获取和仅阴影顶点的位置属性，并避免光栅化以及帧的像素渲染缓冲。此外，Cull管道使用这些关键结果来计算所有三角形的可见性信息，无论它们是否被淘汰。另一方面，重放管道消耗可见性信息来跳过被剔除的三角形，并仅遮蔽最终传递到光栅化阶段的可见三角形。两个管道一起可以隐藏丢弃的三角形的长的剔除运行，并且在一些实施例中可以更快地完成工作。

23. 发明授权

US09035960B2 Technique to share information among different cache coherency domains 有权
公开(公告)号：US09035960B2
公开(公告)日：2015-05-19
申请号：US13447279
申请日：2012-04-15
申请人： Zeev Offen , Ariel Berkovits , Thomas A. Piazza , Robert L. Farrell , Altug Koker , Opher Kahn
发明人： Zeev Offen , Ariel Berkovits , Thomas A. Piazza , Robert L. Farrell , Altug Koker , Opher Kahn
IPC分类号： G09G5/36 , G06F12/08 , G06T1/60
CPC分类号： G06F12/0831 , G06F12/0811 , G06F12/0822 , G06F12/0828 , G06F12/0835 , G06F13/1668 , G06F13/28 , G06F13/4282 , G06F2212/283 , G06F2212/60 , G06F2212/621 , G06F2213/0026 , G06T1/60 , G11C7/1072
摘要： A technique to enable information sharing among agents within different cache coherency domains. In one embodiment, a graphics device may use one or more caches used by one or more processing cores to store or read information, which may be accessed by one or more processing cores in a manner that does not affect programming and coherency rules pertaining to the graphics device.

24. 发明授权

US08813083B2 Method and system for safe enqueuing of events 有权
标题翻译：安全排队事件的方法和系统
公开(公告)号：US08813083B2
公开(公告)日：2014-08-19
申请号：US13175493
申请日：2011-07-01
申请人： Robert L. Farrell , Ali-Reza Adl-Tabatabai , Altug Koker
发明人： Robert L. Farrell , Ali-Reza Adl-Tabatabai , Altug Koker
IPC分类号： G06F9/46
CPC分类号： G06F9/544 , G06F9/545
摘要： A method and system to facilitate a user level application executing in a first processing unit to enqueue work or task(s) safely for a second processing unit without performing any ring transition. For example, in one embodiment of the invention, the first processing unit executes one or more user level applications, where each user level application has a task to be offloaded to a second processing unit. The first processing unit signals the second processing unit to handle the task from each user level application without performing any ring transition in one embodiment of the invention.
摘要翻译：一种促进在第一处理单元中执行的用户级应用程序以对第二处理单元安全地排队工作或任务而不执行任何环转换的方法和系统。例如，在本发明的一个实施例中，第一处理单元执行一个或多个用户级应用，其中每个用户级应用具有卸载到第二处理单元的任务。在本发明的一个实施例中，第一处理单元用信号通知第二处理单元来处理来自每个用户级应用的任务而不执行任何环转移。

25. 发明授权

US08643660B2 Technique to share information among different cache coherency domains 有权
标题翻译：在不同的缓存一致性域之间共享信息的技术
公开(公告)号：US08643660B2
公开(公告)日：2014-02-04
申请号：US13722440
申请日：2012-12-20
申请人： Zeev Offen , Ariel Berkovits , Thomas A. Piazza , Robert L. Farrell , Altug Koker , Opher Kahn
发明人： Zeev Offen , Ariel Berkovits , Thomas A. Piazza , Robert L. Farrell , Altug Koker , Opher Kahn
IPC分类号： G09G5/36
CPC分类号： G06F12/0831 , G06F12/0811 , G06F12/0822 , G06F12/0828 , G06F12/0835 , G06F13/1668 , G06F13/28 , G06F13/4282 , G06F2212/283 , G06F2212/60 , G06F2212/621 , G06F2213/0026 , G06T1/60 , G11C7/1072
摘要： A technique to enable information sharing among agents within different cache coherency domains. In one embodiment, a graphics device may use one or more caches used by one or more processing cores to store or read information, which may be accessed by one or more processing cores in a manner that does not affect programming and coherency rules pertaining to the graphics device.
摘要翻译：一种能够在不同高速缓存一致性域内的代理之间进行信息共享的技术。在一个实施例中，图形设备可以使用由一个或多个处理核心使用的一个或多个高速缓存来存储或读取信息，这些信息可以由一个或多个处理核心以不影响与编程相关的编程和一致性规则的方式来访问图形设备。

26. 发明申请

US20120200585A1 TECHNIQUE TO SHARE INFORMATION AMONG DIFFERENT CACHE COHERENCY DOMAINS 审中-公开
标题翻译：在不同的高速缓存域中分享信息的技术
公开(公告)号：US20120200585A1
公开(公告)日：2012-08-09
申请号：US13447279
申请日：2012-04-15
申请人： Zeev Offen , Ariel Berkovits , Thomas A. Piazza , Robert L. Farrell , Altug Koker , Opher Kahn
发明人： Zeev Offen , Ariel Berkovits , Thomas A. Piazza , Robert L. Farrell , Altug Koker , Opher Kahn
IPC分类号： G09G5/36
CPC分类号： G06F12/0831 , G06F12/0811 , G06F12/0822 , G06F12/0828 , G06F12/0835 , G06F13/1668 , G06F13/28 , G06F13/4282 , G06F2212/283 , G06F2212/60 , G06F2212/621 , G06F2213/0026 , G06T1/60 , G11C7/1072
摘要： A technique to enable information sharing among agents within different cache coherency domains. In one embodiment, a graphics device may use one or more caches used by one or more processing cores to store or read information, which may be accessed by one or more processing cores in a manner that does not affect programming and coherency rules pertaining to the graphics device.
摘要翻译：一种能够在不同高速缓存一致性域内的代理之间进行信息共享的技术。在一个实施例中，图形设备可以使用由一个或多个处理核心使用的一个或多个高速缓存来存储或读取信息，这些信息可以由一个或多个处理核心以不影响与编程相关的编程和一致性规则的方式来访问图形设备。

27. 发明授权

US08151061B2 Ensuring coherence between graphics and display domains 有权
标题翻译：确保图形和显示域之间的一致性
公开(公告)号：US08151061B2
公开(公告)日：2012-04-03
申请号：US12401499
申请日：2009-03-10
申请人： Robert L. Farrell , Michael J. Muchnick , Altug Koker , Zeev Offen , Ariel Berkovits
发明人： Robert L. Farrell , Michael J. Muchnick , Altug Koker , Zeev Offen , Ariel Berkovits
IPC分类号： G06F13/00
CPC分类号： G06F12/0804 , G06F12/0811 , G06F2212/302 , Y02D10/13
摘要： A platform may comprise a core coherency domain, graphics coherency domain and a non-coherent domain. A graphics acceleration unit (GAU) of the graphics coherency domain may generate data units from an application and the data units may comprise display data units. The GAU may annotate the display data units with an annotation value before flushing the display data units to an on-die cache. The GAU may identify modified display data units among the display data units stored in the on-die cache and issue flush commands to cause flushing of the modified display data units from the on-die cache to a main memory. The display engine of the non-coherent domain may use the modified display data units stored in the main memory to render a display on a display device.
摘要翻译：平台可以包括核心一致性域，图形一致性域和非相干域。图形一致性域的图形加速单元（GAU）可以从应用产生数据单元，并且数据单元可以包括显示数据单元。 GAU可以在将显示数据单元刷新到片上高速缓存之前用注释值来注释显示数据单元。 GAU可以识别存储在片上高速缓存中的显示数据单元中的修改的显示数据单元，并发出刷新命令，以使经修改的显示数据单元从模块缓存刷新到主存储器。非相干域的显示引擎可以使用存储在主存储器中的修改的显示数据单元在显示设备上呈现显示。

28. 发明授权

US07937525B2 Method and apparatus for decoding a virtual machine control structure identification 有权
标题翻译：用于解码虚拟机控制结构标识的方法和装置
公开(公告)号：US07937525B2
公开(公告)日：2011-05-03
申请号：US10876509
申请日：2004-06-25
申请人： Sanjoy K. Mondal , Robert L. Farrell
发明人： Sanjoy K. Mondal , Robert L. Farrell
IPC分类号： G06F12/00 , G06F13/00 , G06F13/28
CPC分类号： G06F9/30043 , G06F9/3017 , G06F9/3851
摘要： Embodiments of apparatuses, methods, and systems for decoding a virtual machine control structure identification are disclosed. In one embodiment, an apparatus includes a virtual machine control structure to decode a virtual machine control structure identification data. The virtual machine control structure identification data is decoded into an address of a virtual machine control structure field and an offset. The offset is to help identify a micro-operation associated with a virtual machine architecture instruction to be executed.
摘要翻译：公开了用于解码虚拟机控制结构标识的装置，方法和系统的实施例。在一个实施例中，一种装置包括用于解码虚拟机控制结构标识数据的虚拟机控制结构。虚拟机控制结构识别数据被解码为虚拟机控制结构字段的地址和偏移量。补偿是帮助识别与要执行的虚拟机架构指令相关的微操作。

29. 发明授权

US4807109A High speed synchronous/asynchronous local bus and data transfer method 失效
标题翻译：高速同步/异步局部总线和数据传输方式
公开(公告)号：US4807109A
公开(公告)日：1989-02-21
申请号：US6353
申请日：1987-01-14
申请人： Robert L. Farrell , Alireza Sarabi , Raymond S. Tetrick
发明人： Robert L. Farrell , Alireza Sarabi , Raymond S. Tetrick
IPC分类号： G06F13/42 , G06F13/40
CPC分类号： G06F13/4217
摘要： A high speed local synchronous bus is disclosed for coupling processors within a multi-processor system such that local memory and secondary processing resources may be accessed without impacting data traffic along the bus. The local bus employs a message control method and apparatus which includes the ability to assert a WAIT signal when the processing resource is replying to a request. By asserting the WAIT signal all other operations on the bus are delayed until the transfer is complete. The use of the WAIT signal enables a device operating at a different speed from the primary processing resource to respond across the bus in a manner that is synchronized to the clock speed of the primary processing resource.
摘要翻译：公开了一种用于耦合多处理器系统内的处理器的高速本地同步总线，使得可以访问本地存储器和辅助处理资源而不影响沿总线的数据业务。本地总线采用消息控制方法和装置，其包括当处理资源正在响应请求时能够断言WAIT信号的能力。通过置位WAIT信号，总线上的所有其他操作都将被延迟，直到传输完成。使用WAIT信号使得能够以与主处理资源不同的速度工作的设备以与主处理资源的时钟速度同步的方式在总线上进行响应。

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