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21. 发明公开

EP3014452A4 TRACKING MODE OF A PROCESSING DEVICE IN INSTRUCTION TRACING SYSTEMS 有权转让
标题翻译： VERFOLGUNGSMODUS EINER VERARBEITUNGSVORRICHTUNG IN BEFHHLSVERFOLGUNGSSYSTEMEN
公开(公告)号：EP3014452A4
公开(公告)日：2017-04-26
申请号：EP13887960
申请日：2013-06-27
申请人： INTEL CORP
发明人： SCHMITT THILO , LACHNER PETER , STRONG BEEMAN , LEVY OFER , TOLL THOMAS , MERTEN MATTHEW , LI TONG , RAJWAR RAVI , LAI KONRAD
IPC分类号： G06F11/36 , G06F9/30
CPC分类号： G06F9/30189 , G06F11/3636
摘要： In accordance with embodiments disclosed herein, there is provided systems and methods for tracking the mode of processing devices in an instruction tracing system. The method may include receiving an indication of a change in a current execution mode of the processing device. The method may also include determining that the current execution mode of the received indication is different than a value of an execution mode of a first execution mode (EM) packet previously-generated by the IT module. The method may also include generating, based on the determining that the current execution mode is different, a second EM packet that provides a value of the current execution mode of the processing device to indicate the change in the execution mode for an instruction in a trace generated by the IT module. The method may further include generating transactional memory (TMX) packets having n bit mode pattern in the packet log. The n is at least two and the n bit mode indicates transaction status of the TMX operation.
摘要翻译：根据这里公开的实施例，提供了用于跟踪指令跟踪系统中处理设备的模式的系统和方法。该方法可以包括接收处理设备的当前执行模式的改变的指示。该方法还可以包括确定接收到的指示的当前执行模式不同于由IT模块先前生成的第一执行模式（EM）分组的执行模式的值。该方法还可以包括基于确定当前执行模式是不同的第二EM分组来提供处理设备的当前执行模式的值以指示执行模式中的轨迹中的指令的改变由IT模块生成。该方法还可以包括在分组日志中生成具有n位模式模式的事务存储器（TMX）分组。 n至少为2，n位模式表示TMX操作的事务状态。

22. 发明专利

IN694CHN2013A LAST BRANCH RECORD INDICATORS FOR TRANSACTIONAL MEMORY 未知
公开(公告)号：IN694CHN2013A
公开(公告)日：2015-07-03
申请号：IN694CHN2013
申请日：2013-01-29
申请人： INTEL CORP
发明人： RAJWAR RAVI , KNAUTH LAURA A , LACHNER PETER , LAI KONRAD K
IPC分类号： G06F12/00
摘要： In one embodiment a processor includes an execution unit and at least one last branch record (LBR) register to store address information of a branch taken during program execution. This register may further store a transaction indicator to indicate whether the branch was taken during a transactional memory (TM) transaction. This register may further store an abort indicator to indicate whether the branch was caused by a transaction abort. Other embodiments are described and claimed.

23. 发明专利

DE112010004963T5 Synchronisieren von SIMD Vektoren 未知
公开(公告)号：DE112010004963T5
公开(公告)日：2012-11-22
申请号：DE112010004963
申请日：2010-11-29
申请人： INTEL CORP
发明人： RAJWAR RAVI , FORSYTH ANDREW THOMAS
IPC分类号： G06F9/06
摘要： Eine Vektor-Vergleichs-und-Austausch-Operation wird durchgeführt durch: Decodieren durch einen Decodierer in einer Verarbeitungsvorrichtung einer einzelnen Instruktion, die eine Vektor-Vergleichs-und-Austausch-Operation für eine Vielzahl von Datenelementen zwischen einem ersten Speicherplatz, einem zweiten Speicherplatz und einem dritten Speicherplatz spezifiziert; Ausgeben der einzelnen Instruktion zur Ausführung durch eine Ausführungseinheit in der Verarbeitungsvorrichtung; und als Reaktion auf die Ausführung der einzelnen Instruktion, Verglemit entsprechenden Datenelementen im zweiten Speicherplatz; und auf die Feststellung, dass eine Übereinstimmung vorhanden ist, Ersetzen der Datenelemente vom ersten Speicherplatz mit entsprechenden Datenelementen vom dritten Speicherplatz.

24. 发明专利

DE112007001171T5 未知
公开(公告)号：DE112007001171T5
公开(公告)日：2009-04-30
申请号：DE112007001171
申请日：2007-06-20
申请人： INTEL CORP
发明人： BARNES JESSE , RAJWAR RAVI
IPC分类号： G06F1/16
摘要： A method and apparatus for virtualizing and/or extending transactional memory is described herein. Transactions are executed using local shared transactional memory, such as a cache memory. Upon overflowing the shared transactional memory, the transactional memory is virtualized and/or extended into a higher-level memory, such as a system memory. Upon an overflow event, such as an eviction of a cache line previously accessed during a currently pending transaction, an overflow flag is set to notify processors/cores that the transactional memory is to be virtualized in a global overflow table. A base address of the global overflow table is also potentially stored to reference the base of the global overflow table in the higher-level memory.

25. 发明专利

DE112006003597T5 未知
公开(公告)号：DE112006003597T5
公开(公告)日：2008-11-13
申请号：DE112006003597
申请日：2006-12-14
申请人： INTEL CORP
发明人： AKKARY HAITHAM H , ADL-TABATABEI ALI-REZA , SAHA BRATIN , RAJWAR RAVI
IPC分类号： G06F9/52
摘要： Methods and apparatus to provide unbounded transactional memory systems are described. In one embodiment, an operation corresponding to a software transactional memory (STM) access may be executed if a preceding hardware transactional memory (HTM) access operation fails.

26. 发明专利

DE112005002403T5 未知
公开(公告)号：DE112005002403T5
公开(公告)日：2007-08-16
申请号：DE112005002403
申请日：2005-09-21
申请人： INTEL CORP
发明人： AKKARY HAITHAM , RAJWAR RAVI , SRINIVASAN SRIKANTH
IPC分类号： G06F9/38

27. 发明专利

DE112011105042B4 Indikatoren zur Aufzeichnung einer letzten Verzweigung für einen Transaktionsspeicher 未知
公开(公告)号：DE112011105042B4
公开(公告)日：2020-12-03
申请号：DE112011105042
申请日：2011-07-28
申请人： INTEL CORP
发明人： RAJWAR RAVI , KNAUTH LAURA A , LACHNER PETER , LAI KONRAD K
IPC分类号： G06F9/30 , G06F12/00
摘要： In einer Ausführungsform enthält ein Prozessor eine Ausführungseinheit und zumindest ein Register zur Aufzeichnung einer letzten Verzweigung (Last Branch Record - LBR) zum Speichern einer Adressinformation einer Verzweigung, die während einer Programmausführung genommen wurde. Dieses Register kann ferner einen Transaktionsindikator zum Anzeigen, ob die Verzweigung während einer Transaktionsspeicher-(Transactional Memory - TM)-Transaktion genommen wurde, speichern. Dieses Register kann ferner einen Abbruchindikator zum Anzeigen, ob die Verzweigung durch einen Transaktionsabbruch verursacht wurde, speichern. Andere Ausführungsformen werden beschrieben und beansprucht.

28. 发明专利

DE112006004285A5 Unbeschränkte Transaktionsspeichersysteme 未知
公开(公告)号：DE112006004285A5
公开(公告)日：2016-03-10
申请号：DE112006004285
申请日：2006-12-14
申请人： INTEL CORP
发明人： AKKARY HAITHAM H , RAJWAR RAVI , ADL-TABATABEI ALI-REZA , SAHA BRATIN
IPC分类号： G06F9/52

29. 发明专利

GB2504858A Last branch record indicators for transactional memory 未知
公开(公告)号：GB2504858A
公开(公告)日：2014-02-12
申请号：GB201314780
申请日：2011-07-28
申请人： INTEL CORP
发明人： RAJWAR RAVI , KNAUTH LAURA A , LACHNER PETER , LAI KONRAD K
IPC分类号： G06F11/34 , G06F9/38 , G06F9/46 , G06F11/36
摘要： In one embodiment, a processor includes an execution unit and at least one last branch record (LBR) register to store address information of a branch taken during program execution. This register may further store a transaction indicator to indicate whether the branch was taken during a transactional memory (TM) transaction. This register may further store an abort indicator to indicate whether the branch was caused by a transaction abort. Other embodiments are described and claimed.

30. 发明专利

GB2488619A Synchronizing SIMD vectors 未知
公开(公告)号：GB2488619A
公开(公告)日：2012-09-05
申请号：GB201119083
申请日：2010-11-29
申请人： INTEL CORP
发明人： RAJWAR RAVI , FORSYTH ANDREW T
IPC分类号： G06F9/312 , G06F15/80
摘要： A vector compare-and-exchange operation is performed by: decoding by a decoder in a processing device, a single instruction specifying a vector compare-and-exchange operation for a plurality of data elements between a first storage location, a second storage location, and a third storage location; issuing the single instruction for execution by an execution unit in the processing device; and responsive to the execution of the single instruction, comparing data elements from the first storage location to corresponding data elements in the second storage location; and responsive to determining a match exists, replacing the data elements from the first storage location with corresponding data elements from the third storage location.

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