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    • 24. 发明授权
      US5426065A Method of making transistor devices in an SRAM cell 失效
    • Method of making transistor devices in an SRAM cell
    • 在SRAM单元中制造晶体管器件的方法
    • US5426065A
    • 1995-06-20
    • US159462
    • 1993-11-30
    • Tsiu C. Chan , Frank R. Bryant
    • Tsiu C. Chan , Frank R. Bryant
    • H01L21/336 , H01L21/8244 , H01L27/10 , H01L27/11 , H01L29/78 , H01L21/8229
    • H01L27/11 , Y10S148/163
    • An SRAM memory cell having first and second transfer gate transistors. The first transfer gate transistor includes a first source/drain connected to a bit line and the second transfer gate transistor has a first source/drain connected to a complement bit line. Each transfer gate transistor has a gate connected to a word line. The SRAM memory cell also includes first and second pull-down transistors configured as a storage latch. The first pull-down transistor has a first source/drain connected to a second source/drain of said first transfer gate transistor; the second pull-down transistor has a first source/drain connected to a second source/drain of said second transfer gate transistor. Both first and second pull-down transistors have a second source/drain connected to a power supply voltage node. The first and second transfer gate transistors each include a gate oxide layer having a first thickness, and the first and second pull-down transistors each include a gate oxide layer having a second thickness, wherein and the first thickness is different from the second thickness.
    • 一种具有第一和第二传输门晶体管的SRAM存储单元。 第一传输门晶体管包括连接到位线的第一源极/漏极，第二传输门晶体管具有连接到补码位线的第一源极/漏极。 每个传输门晶体管具有连接到字线的栅极。 SRAM存储单元还包括被配置为存储锁存器的第一和第二下拉晶体管。 第一下拉晶体管具有连接到所述第一传输栅极晶体管的第二源极/漏极的第一源极/漏极; 所述第二下拉晶体管具有连接到所述第二传输栅极晶体管的第二源极/漏极的第一源极/漏极。 第一和第二下拉晶体管都具有连接到电源电压节点的第二源极/漏极。 第一和第二传输门晶体管各自包括具有第一厚度的栅极氧化物层，并且第一和第二下拉晶体管各自包括具有第二厚度的栅极氧化物层，其中第一厚度不同于第二厚度。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 26. 发明授权
      US5344790A Making integrated circuit transistor having drain junction offset 失效
    • Making integrated circuit transistor having drain junction offset
    • 制造具有漏极结偏移的集成电路晶体管
    • US5344790A
    • 1994-09-06
    • US114754
    • 1993-08-31
    • Frank R. Bryant , Robert L. Hodges
    • Frank R. Bryant , Robert L. Hodges
    • H01L21/336 , H01L29/786
    • H01L29/66757 , H01L29/78624
    • A method for fabricating an integrated circuit transistor begins with forming a gate electrode over an insulating layer grown on a conductive layer. Sidewall spacers are formed alongside vertical edges of the gate electrode and a mask is applied to a drain region. A relatively fast-diffusing dopant is then implanted into a source region in the conductive layer. Thereafter, the mask is removed and the drain region is implanted with a relatively slow-diffusing dopant. Finally, the conductive layer is annealed, causing the relatively fast-diffusing dopant to diffuse beneath the source sidewall spacer to a location approximately beneath the vertical edge of the source side of the gate electrode, and causing the relatively slow-diffusing dopant to extend beneath the drain sidewall spacer a lesser distance, so that the drain junction is laterally spaced from underneath the gate electrode. Due to the difference in diffusion rates between the relatively slow-diffusing dopant and the relatively fast-diffusing dopant, a transistor having a drain junction offset is formed.
    • 制造集成电路晶体管的方法开始于在导电层上生长的绝缘层上形成栅电极。 侧壁间隔物沿着栅电极的垂直边缘形成，并且掩模施加到漏极区域。 然后将相对快速扩散的掺杂​​剂注入到导电层中的源极区域中。 此后，去除掩模，并用较慢扩散的掺杂​​剂注入漏区。 最后，导电层被退火，导致相对快速扩散的掺杂​​剂在源侧壁间隔物下方扩散到栅电极的源极侧的垂直边缘附近的位置，并使相对较慢的扩散掺杂剂在下面延伸 漏极侧壁间隔较小的距离，使得漏极结与栅极下方横向间隔开。 由于相对较慢扩散的掺杂​​剂和相对快速扩散的掺杂​​剂之间的扩散速率的差异，形成具有漏极结偏移的晶体管。
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    • 27. 发明授权
      US5310692A Method of forming a MOSFET structure with planar surface 失效
    • Method of forming a MOSFET structure with planar surface
    • 形成具有平面表面的MOSFET结构的方法
    • US5310692A
    • 1994-05-10
    • US889822
    • 1992-05-29
    • Tsiu C. Chan , Frank R. Bryant
    • Tsiu C. Chan , Frank R. Bryant
    • H01L21/76 , H01L21/28 , H01L21/3105 , H01L21/32 , H01L21/762 , H01L29/423 , H01L29/49 , H01L29/78 , H01L21/265
    • H01L29/4933 , H01L21/28123 , H01L21/31055 , H01L21/32 , H01L21/76202 , H01L29/42376 , H01L2924/0002
    • A method is provided for a planar surface of a semiconductor integrated circuit, and an integrated circuit formed according to the same. A conductive layer is formed over a substrate. A silicon nitride layer is formed over the conductive layer. A photoresist layer is then formed and patterned over the silicon nitride layer. The silicon nitride layer and the conductive layer are etched to form an opening exposing a portion of the substrate. The photoresist layer is then removed. The exposed substrate and a portion of the conductive layer exposed along the sidewalls in the opening are oxidized. An planarizing insulating layer such as spin-on-glass is formed over the silicon nitride layer and in the opening. The insulating layer is etched back to expose the silicon nitride wherein an upper surface of the insulating layer is level with an upper surface of the conductive layer. The silicon nitride layer is then removed. A planar silicide layer is then formed over the conductive layer.
    • 提供了一种用于半导体集成电路的平面的方法和根据该集成电路形成的集成电路。 在衬底上形成导电层。 在导电层上形成氮化硅层。 然后在氮化硅层上形成并图案化光致抗蚀剂层。 蚀刻氮化硅层和导电层以形成露出衬底的一部分的开口。 然后除去光致抗蚀剂层。 暴露的基板和沿开口侧壁暴露的导电层的一部分被氧化。 在氮化硅层和开口中形成平面化绝缘层，例如旋涂玻璃。 将绝缘层回蚀刻以露出氮化硅，其中绝缘层的上表面与导电层的上表面平齐。 然后去除氮化硅层。 然后在导电层上形成平面硅化物层。
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