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    • 21. 发明授权
      US08407641B2 Logic design verification techniques for liveness checking with retiming 有权
    • Logic design verification techniques for liveness checking with retiming
    • 重新定义活动检查的逻辑设计验证技术
    • US08407641B2
    • 2013-03-26
    • US13436196
    • 2012-03-30
    • Jason R. Baumgartner , Gabor Bobok , Paul Joseph Roessler , Mark Allen Williams
    • Jason R. Baumgartner , Gabor Bobok , Paul Joseph Roessler , Mark Allen Williams
    • G06F9/455 , G06F17/50
    • G06F17/5031 , G06F17/504 , G06F2217/84
    • A technique for verification of a retimed logic design using liveness checking includes assigning a liveness gate to a liveness property for an original netlist and assigning a fairness gate to a fairness constraint for the original netlist. In this case, the fairness gate is associated with the liveness gate and is asserted for at least one time-step during any valid behavioral loop associated with the liveness gate. The original netlist is retimed, using a retiming engine, to provide a retimed netlist. The liveness and fairness gates of the retimed netlist are retimed such that a lag of the fairness gate is no greater than a lag of the liveness gate. Verification analysis is then performed on the retimed netlist. Finally, when the verification analysis yields a valid counter-example trace for the retimed netlist, a liveness violation for the original netlist is returned.
    • 用于使用活动检查验证重新定时逻辑设计的技术包括将活跃门分配给原始网表的活动属性，并将公平门分配给原始网表的公平约束。 在这种情况下，公平门与活跃门相关联，并且在与活跃门相关联的任何有效行为循环期间被断言至少一个时间步长。 使用重新定时引擎重新计算原始网表，以提供重新定时的网表。 重新定义的网表的活跃和公平的门被重新定位，使得公平门的滞后不大于活跃门的滞后。 然后在重新定时的网表上进行验证分析。 最后，当验证分析为重新定时的网表产生有效的对照示例时，返回原始网表的活动违反。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 22. 发明授权
      US08255848B2 Logic design verification techniques for liveness checking with retiming 有权
    • Logic design verification techniques for liveness checking with retiming
    • 重新定义活动检查的逻辑设计验证技术
    • US08255848B2
    • 2012-08-28
    • US12394560
    • 2009-02-27
    • Jason R. Baumgartner , Gabor Bobok , Paul Joseph Roessler , Mark Allen Williams
    • Jason R. Baumgartner , Gabor Bobok , Paul Joseph Roessler , Mark Allen Williams
    • G06F9/455 , G06F17/50
    • G06F17/5031 , G06F17/504 , G06F2217/84
    • A technique for verification of a retimed logic design using liveness checking includes assigning a liveness gate to a liveness property for an original netlist and assigning a fairness gate to a fairness constraint for the original netlist. In this case, the fairness gate is associated with the liveness gate and is asserted for at least one time-step during any valid behavioral loop associated with the liveness gate. The original netlist is retimed, using a retiming engine, to provide a retimed netlist. The liveness and fairness gates of the retimed netlist are retimed such that a lag of the fairness gate is no greater than a lag of the liveness gate. Verification analysis is then performed on the retimed netlist. Finally, when the verification analysis yields a valid counter-example trace for the retimed netlist, a liveness violation for the original netlist is returned.
    • 用于使用活动检查验证重新定时逻辑设计的技术包括将活跃门分配给原始网表的活动属性，并将公平门分配给原始网表的公平约束。 在这种情况下，公平门与活跃门相关联，并且在与活跃门相关联的任何有效行为循环期间被断言至少一个时间步长。 使用重新定时引擎重新计算原始网表，以提供重新定时的网表。 重新定义的网表的活跃和公平的门被重新定位，使得公平门的滞后不大于活跃门的滞后。 然后在重新定时的网表上进行验证分析。 最后，当验证分析为重新定时的网表产生有效的对照示例时，返回原始网表的活动违反。
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