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11. 发明公开

CN101432972A 基数-4维特比解码无效
公开(公告)号：CN101432972A
公开(公告)日：2009-05-13
申请号：CN200780014907.1
申请日：2007-04-27
申请人：高通股份有限公司
发明人： G·W·施
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/395 , H03M13/3961 , H03M13/4176
摘要：包括对编码信号进行多级维特比解码的维特比解码技术。这些技术包括基数－4两级解码。编码信号可以包括软判决信号。维特比解码器可以包括分支度量发生器、网格互连、加法－比较部件、路径度量存储器、以及回溯跟踪部件。加法－比较部件可以包括多个加法－比较－选择单元，每个加法－比较－选择单元在每个时钟周期选择两个跟踪比特。回溯跟踪部件可以对所存储的跟踪比特进行写入、解码和跟踪，以便对编码信号进行解码。

12. 发明授权

CN1135864C 信号判决、接收装置及信号判决、信道状态推断方法失效转让
公开(公告)号：CN1135864C
公开(公告)日：2004-01-21
申请号：CN96112517.9
申请日：1996-09-02
申请人：冲电气工业株式会社
发明人：桂川浩 , 小野茂
IPC分类号： H04Q7/20
CPC分类号： H04L1/08 , H03M13/3776 , H03M13/3955 , H03M13/4107 , H03M13/4146 , H03M13/4176 , H03M13/6337 , H03M13/6502 , H04L1/0046 , H04L1/0054 , H04L1/0059 , H04L1/0061
摘要：不变更发送机侧的规格，有效地判决包含卷积码的多种速率的信号，得到有效的译码比特。在ACS电路中依次求接收信号量度值后相加，比较其结果的路径量度，选择最可靠的路径。进而由M舍弃电路(30)比较结果的路径量度，舍弃不可靠的路径。较可靠路径的路径量度存入量度存储器，再供给ACS电路实行网格跟踪。反复进行该处理，M舍弃电路(30)最终选择M条(M＜N)路径供给判决电路(50)，把幸存路径存入路径存储器。判决电路(50)选择值最小的量度，读出并反向跟踪该路径，从输出端(70)输出译码比特。

13. 发明公开

CN1220523A 维特比译码装置及维特比译码方法失效
公开(公告)号：CN1220523A
公开(公告)日：1999-06-23
申请号：CN98125361.X
申请日：1998-12-18
申请人：索尼株式会社
发明人：宫内俊之 , 服部雅之
IPC分类号： H03M13/12
CPC分类号： H03M13/4176 , H03M13/4161
摘要：在路径存储器电路中设置三个位数为8字数为4的双端口RAM。根据控制电路的控制每个时钟将路径选择信息顺序写入三个RAM。另外,根据控制电路的控制每个时钟从RAM读出路径选择信息,并且作为所读的路径选择信息等输入到跟踪电路。跟踪电路根据所读的路径选择信息以及控制电路形成的跟踪起始状态信息执行三次跟踪操作。根据跟踪结果,获得译码数据和后续时钟的跟踪起始状态。

14. 发明授权

US07861146B2 Viterbi decoding apparatus and Viterbi decoding method 有权
标题翻译：维特比解码装置和维特比解码方法
公开(公告)号：US07861146B2
公开(公告)日：2010-12-28
申请号：US11597541
申请日：2005-02-16
申请人： Kouya Watanabe , Takehiro Kamada
发明人： Kouya Watanabe , Takehiro Kamada
IPC分类号： H03M13/41
CPC分类号： H03M13/3994 , H03M13/4176
摘要： In a Viterbi decoding apparatus, deterioration in error correcting capability before and after a terminated code is controlled. A termination timing detection unit (103) detects a termination timing of a Viterbi code, a compulsion generation unit (105) generates a compulsion value so as to pass a specific path at the termination timing and timings before and after the termination timing, and the compulsion value is set on a traceback pointer (106). Therefore, even when the decoding state of a code before termination is degraded, decoding of a next code can be carried out without being affected by the degradation, thereby improving error correcting capability.
摘要翻译：在维特比解码装置中，控制终止码之前和之后的纠错能力的恶化。终端定时检测单元（103）检测维特比码的终止定时，强制生成单元（105）产生强制值，以便在终止定时和终止定时之前和之后的定时通过特定路径，并且强制值设置在回溯指针（106）上。因此，即使当终止之前的代码的解码状态劣化时，也可以不影响劣化地执行下一个代码的解码，从而提高纠错能力。

15. 发明授权

EP0926836B1 Viterbi decoding apparatus and viterbi decoding method 有权
标题翻译：维特比解码器和维特比译码方法
公开(公告)号：EP0926836B1
公开(公告)日：2003-10-29
申请号：EP98123361.2
申请日：1998-12-08
申请人： SONY CORPORATION
发明人： Miyauchi, Toshiyuki , Hattori, Masayuki
IPC分类号： H03M13/00
CPC分类号： H03M13/4176 , H03M13/4161

16. 发明公开

EP0926836A3 Viterbi decoding apparatus and viterbi decoding method 有权
标题翻译：维特比译码器及其方法
公开(公告)号：EP0926836A3
公开(公告)日：2001-03-28
申请号：EP98123361.2
申请日：1998-12-08
申请人： SONY CORPORATION
发明人： Miyauchi, Toshiyuki , Hattori, Masayuki
IPC分类号： H03M13/00
CPC分类号： H03M13/4176 , H03M13/4161
摘要： In a Viterbi decoder, a trace-back operation is carried out using three dual-port RAMs of the number of bits = 8 and the number of words = 4 are provided in a path memory circuit. Path selection information is sequentially written into the three RAMs every clock in accordance with the control of a control circuit. On the other hand, the path selection information is read out every clock from the RAMs in accordance with the control of the control circuit and is inputted as read path selection information or the like to a tracing circuit. The tracing circuit executes the tracing operation as many as three times on the basis of the read path selection information and trace starting state information which is formed by the control circuit. On the basis of a tracing result, the decoding data and a trace starting state in the subsequent clock are obtained. Thus, high speed operation is performed with a circuit having a small size.

17. 发明申请

WO2005117272A1 ビタビ復号装置、およびビタビ復号方法审中-公开
标题翻译： VITERBI解码设备和VITERBI解码方法
公开(公告)号：WO2005117272A1
公开(公告)日：2005-12-08
申请号：PCT/JP2005/002292
申请日：2005-02-16
申请人：松下電器産業株式会社 , 渡邉航也 , 鎌田剛弘
发明人：渡邉航也 , 鎌田剛弘
IPC分类号： H03M13/41
CPC分类号： H03M13/3994 , H03M13/4176
摘要：　ビタビ復号装置において、終結された符号の前後における誤り訂正特性の劣化を抑制する。　ビタビ符号の終結タイミングを終結タイミング検出部（103）で検知し、トレースバック時において、その終結タイミング及び、その前後のタイミングにおいて固有のパスを通過するように、強制値生成部（105）で強制値を生成し、トレースバックポインタ（106）にその強制値を設定することにより、終結前の符号の復号状態が悪化した場合であっても、その影響を受けずに、次の符号の復号をすることを可能とし、誤り訂正能力を向上させる。
摘要翻译：维特比解码装置，其中抑制了结束码之前和之后的纠错特性的劣化。结论定时确定部分（103）确定维特比编码的结论定时。强制值产生部分（105）产生强制值，使得特定路径在结束定时以及追溯时的前后定时通过。强制值被设置为追溯指针（106）。以这种方式，即使在结论之前的代码解码状态恶化，可以对下一个代码进行解码，而不会受到这种劣化的影响，导致改进的纠错性能。

18. 发明申请

WO2007127941A2 VITERBI DECODING APPARATUS AND TECHNIQUES 审中-公开
标题翻译： VITERBI解码设备和技术
公开(公告)号：WO2007127941A2
公开(公告)日：2007-11-08
申请号：PCT/US2007/067673
申请日：2007-04-27
申请人： QUALCOMM INCORPORATED , SHIH, Garret Webster
发明人： SHIH, Garret Webster
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/395 , H03M13/3961 , H03M13/4176
摘要： Viterbi decoding techniques that include multi-stage Viterbi decoding of encoded signals. Such techniques include radix-4 two stage decoding. The encoded signals may include soft decision signals. A Viterbi decoder may include a branch metric generator, a trellis interconnect, an add-compare element, a path metric memory, and a traceback element. The add-compare element may include a plurality of add- compare-select units that each select two trace bits per clock cycle. The traceback element may write, decode, and trace stored trace bits to decode the encoded signal.
摘要翻译：维特比解码技术，包括编码信号的多级维特比解码。这样的技术包括基数为4的两阶段解码。编码信号可以包括软判决信号。维特比解码器可以包括分支度量发生器，网格互连，加法比较元件，路径度量存储器和追溯元件。加法比较元件可以包括多个加法比较选择单元，每个单位每个时钟周期选择两个跟踪位。追溯元素可以写入，解码和跟踪存储的跟踪位以解码编码信号。

19. 发明申请

WO2007127941A3 RADIX-4 VITERBI DECODING 审中-公开
标题翻译： RADIX-4 VITERBI解码
公开(公告)号：WO2007127941A3
公开(公告)日：2007-12-13
申请号：PCT/US2007067673
申请日：2007-04-27
申请人： QUALCOMM INC , SHIH GARRET WEBSTER
发明人： SHIH GARRET WEBSTER
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/395 , H03M13/3961 , H03M13/4176
摘要： Viterbi decoding techniques that include multi-stage Viterbi decoding of encoded signals. Such techniques include radix-4 two stage decoding. The encoded signals may include soft decision signals. A Viterbi decoder may include a branch metric generator, a trellis interconnect, an add-compare element, a path metric memory, and a traceback element. The add-compare element may include a plurality of add- compare-select units that each select two trace bits per clock cycle. The traceback element may write, decode, and trace stored trace bits to decode the encoded signal.
摘要翻译：维特比解码技术，包括编码信号的多级维特比解码。这样的技术包括radix-4两阶段解码。编码信号可以包括软判决信号。维特比解码器可以包括分支度量发生器，网格互连，加法比较元件，路径度量存储器和追溯元件。加法比较元件可以包括多个加法比较选择单元，其每个时钟周期选择两个追踪比特。追溯元素可以写入，解码和跟踪存储的跟踪位以解码编码信号。

20. 发明授权

US08762822B2 Tail-biting convolutional decoder and decoding method 有权
标题翻译：尾巴卷积解码器和解码方法
公开(公告)号：US08762822B2
公开(公告)日：2014-06-24
申请号：US13351613
申请日：2012-01-17
申请人： Richard A. Lane , Mark B. Murphy , Cyril Valadon , Francesc Boixadera
发明人： Richard A. Lane , Mark B. Murphy , Cyril Valadon , Francesc Boixadera
IPC分类号： H03M13/03
CPC分类号： H03M13/413 , H03M13/4169 , H03M13/4176 , H03M13/451
摘要： Techniques are provided for decoding tail-biting convolutional codes by using information within the received data stream that traditionally has not been used or been available to the convolutional decoder, e.g., cyclic redundancy check (CRC) and bit information known by both the transmitter and receiver. Further, a single parallel trace-back is used that reduces implementation complexity. In addition, the least reliable decisions made during forward processing may be reversed in order to generate additional possible codeword candidates. These techniques can be used to reduce false detection rates (FDRs) and/or detection error rates (DERs).
摘要翻译：提供了通过使用传统上没有被使用或可用于卷积解码器的接收数据流中的信息来解码尾部卷积码的技术，例如循环冗余校验（CRC）和由发射机和接收机已知的比特信息。此外，使用单个并行跟踪来降低实现复杂度。另外，为了生成额外的可能的码字候选，在正向处理期间做出的最不可靠的决定可以颠倒。这些技术可用于降低错误检测率（FDR）和/或检测错误率（DER）。

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