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11. 发明公开

EP1345332A1 CODING METHOD, APPARATUS, DECODING METHOD, AND APPARATUS 审中-公开
标题翻译：方法和设备，用于解码编码和方法及设备
公开(公告)号：EP1345332A1
公开(公告)日：2003-09-17
申请号：EP02768090.9
申请日：2002-09-26
申请人： Sony Corporation
发明人： TOYAMA, Keisuke , TSUJI, Minoru , SUZUKI, Shiro
IPC分类号： H03M7/36 , G10L19/00
CPC分类号： G06F7/38 , G06F2207/3832 , G10L19/00 , G10L19/02 , G10L2019/0004 , H03M1/121
摘要： In an encoding apparatus, when difference value between adjacent quantization units of quantization accuracy information where, e.g., distribution range is 0 ∼ 7, e.g., if difference value is 3 or more, 8 is subtracted, and if difference value is less than -4, 8 is added to thereby transform two difference values where difference therebetween is 8 into the same value. Thus, the distribution range of difference value becomes -4 ∼ 3, and size of code book (table) can be held down to the same size in the case where difference is not taken. In addition, high order 1 bit of difference value may be masked to carry out replacement into value consisting of only low order 3 bits, thus also making it possible to prevent increase in size of code book (table).
摘要翻译：在编码装置中，当其中，例如，分布范围是量化精度信息的相邻量化单位之间差值0相似7，例如，如果差值为3以上，8被减去，并且如果差值小于-4 ，8被加入到由此变换两个差值之间哪里差有8成相同的值。因此，差值的分布范围变得-4相似3，以及码本（表）的大小可被保持至在差不采取的情况相同的尺寸。此外，差分值的高阶一个比特可以被掩蔽，进行置换为值仅由低位的3位，因此可以因此使得能够防止在代码簿（表）的大小增加。

13. 发明专利

JP2008521142A System and method for mathematically finite floating point mapping 审中-公开
公开(公告)号：JP2008521142A
公开(公告)日：2008-06-19
申请号：JP2007543328
申请日：2005-11-17
申请人：ロバートエス. ハワード,
发明人：ロバートエス．ハワード，
IPC分类号： G06F7/76
CPC分类号： H03M7/24 , G06F7/026 , G06F7/483 , G06F2207/3832
摘要：浮動小数点数は２進数の文字列にエンコードされる。２進数の文字列の左から右の比較は、浮動小数点数の相対的な大きさを決定する。浮動小数点数が負である場合には、浮動小数点数の絶対値がとられる。結果として２進数の文字列の変換は次いで補数をとられる。浮動小数点数が０である場合には、２進数の文字列に対する値が指定される。値は「１」の後に複数の「０」が続く。２進数の文字列の各々のバイトの一部は、２進数の文字列に別のバイトが続くかどうかを決定する。２進数の文字列の各々のバイトのビットの値は、別のバイトが続くかどうかを決定する。別の局面において、浮動小数点数は、浮動小数点数の仮数および指数の関数として長さを有する２進数の文字列にエンコードする。

14. 发明授权

EP0606368B1 PACKET PROCESSING METHOD AND APPARATUS 失效
标题翻译： VERFAHREN UND VORRICHTUNG ZUR PAKETVERARBEITUNG
公开(公告)号：EP0606368B1
公开(公告)日：1999-03-24
申请号：EP92921294.2
申请日：1992-09-22
申请人： Bay Networks, Inc.
发明人： HARRIMAN, Edward, S., Jr.
IPC分类号： H04J3/24
CPC分类号： H04L49/9047 , G06F7/38 , G06F12/0802 , G06F2207/3832 , H04L49/90 , H04L49/901 , H04L49/9042 , H04L67/2842 , H04L69/22
摘要： A method and apparatus for processing a data packet, for delivery to a designated location, store selective portions of the packet header in a high speed cache memory (28) to increase processing speed and hence throughput for a packet delivery system. The apparatus and method receive the packets from a data channel source and store portions of the header in cache, and at least the remainder of each data packet is stored in a slower speed memory (26). A CPU (18) accesses the stored header portion of each packet in cache for necessary protocol and destination information processing of the data packet. The header portions are then overwritten with new data and combined with the remainder of the data packet stored in a slower speed memory (26) for transmission to the next packet destination. Preferably, the address at which the remainder portions are stored in slower speed memory (26) determines the cache addresses at which the header portion is stored in high speed cache memory (28).
摘要翻译：用于处理数据分组以用于传送到指定位置的方法和装置将分组报头的选择性部分存储在高速高速缓冲存储器中，以提高处理速度，从而提高分组传送系统的吞吐量。该装置和方法从数据信道源接收分组，并将头部的部分存储在高速缓存中，并且至少每个数据分组的剩余部分被存储在较慢的速度存储器中。 CPU访问高速缓存中每个数据包的存储头部，以便数据包的必要协议和目的信息处理。然后，头部部分被新数据覆盖，并与存储在较慢速度存储器中的数据分组的其余部分组合，以传输到下一个分组目的地。优选地，其余部分存储在较慢速存储器中的地址确定首部部分存储在高速高速缓冲存储器中的高速缓存地址。

15. 发明公开

EP0827068A2 Floating point number data processing means 失效
标题翻译： DatenverarbeitungsanlagefürGleitkommazahlen
公开(公告)号：EP0827068A2
公开(公告)日：1998-03-04
申请号：EP97114905.9
申请日：1997-08-28
申请人： SIEMENS PLC
发明人： Carter, Robert
IPC分类号： G06F7/48
CPC分类号： G06F7/026 , G06F7/483 , G06F9/3001 , G06F2207/3832
摘要： The floating point number data processing means is for use in microprocessor systems and finds application in AC motor drive technology.
The format used includes a sign bit, a seven bit signed exponent and an eight bit mantissa.
The mathematical functions are performed in a gate array using registers which are mapped into a memory of the microprocessor system, the particular mathematical function being dependent upon a particular choice of registers. An unsigned integer comparison of floating point numbers is used to give a correct result.
摘要翻译：浮点数数据处理装置用于微处理器系统，并在AC电机驱动技术中得到应用。所使用的格式包括符号位，七位有符号指数和八位尾数。使用映射到微处理器系统的存储器的寄存器，在门阵列中执行数学函数，特定的数学函数取决于寄存器的特定选择。使用浮点数的无符号整数比较来给出正确的结果。

16. 发明公开

EP0606368A1 PACKET PROCESSING METHOD AND APPARATUS 失效
标题翻译： VERFAHREN UND VORRICHTUNG ZUR PAKETVERARBEITUNG。
公开(公告)号：EP0606368A1
公开(公告)日：1994-07-20
申请号：EP92921294.0
申请日：1992-09-22
申请人： WELLFLEET COMMUNICATIONS, INC.
发明人： HARRIMAN, Edward, S., Jr.
IPC分类号： H04L12 , G06F7 , G06F12 , H04L29
CPC分类号： H04L49/9047 , G06F7/38 , G06F12/0802 , G06F2207/3832 , H04L49/90 , H04L49/901 , H04L49/9042 , H04L67/2842 , H04L69/22
摘要： Un procédé et un appareil pour traiter un paquet de données en vue de sa livraison à un emplacement désigné, permettent de stocker des parties sélectives de l'en-tête de paquet dans une antémémoire rapide (28) pour augmenter la vitesse de traitement et ainsi la capacité de traitement pour un système de livraison de paquets. L'appareil et le procédé permettent de recevoir les paquets depuis une source de voie de données et de stocker des parties de l'en-tête dans l'antémémoire, et au moins le reste de chaque paquet de données est stocké dans une mémoire plus lente (26). Une unité centrale (18) accède à la partie en-tête stockée de chaque paquet dans l'antémémoire en vue d'effectuer le traitement nécessaire des informations de protocole et de destination du paquet de données. Les parties en-tête sont ensuite recouvertes de nouvelles donées et combinées avec le reste du paquet de données stocké dans une mémoire plus lente (26) en vue de la transmission à la destination suivante du paquet. De préférence, l'adresse à laquelle les parties restantes sont stockées dans la mémoire plus lente (26) détermine les adresses d'antémémoire auxquelles la partie en-tête est stockée dans l'antémémoire rapide (28).
摘要翻译：用于处理数据分组以用于传送到指定位置的方法和装置将分组报头的选择性部分存储在高速高速缓冲存储器中，以提高处理速度，从而提高分组传送系统的吞吐量。该装置和方法从数据信道源接收分组，并将头部的部分存储在高速缓存中，并且至少每个数据分组的剩余部分被存储在较慢的速度存储器中。 CPU访问高速缓存中每个数据包的存储头部，以便数据包的必要协议和目的信息处理。然后，头部部分被新数据覆盖，并与存储在较慢速度存储器中的数据分组的其余部分组合，以传输到下一个分组目的地。优选地，其余部分存储在较慢速存储器中的地址确定首部部分存储在高速高速缓冲存储器中的高速缓存地址。

17. 发明公开

EP1345332A4 CODING METHOD, APPARATUS, DECODING METHOD, AND APPARATUS 审中-公开
标题翻译：方法和设备，用于解码编码和方法及设备
公开(公告)号：EP1345332A4
公开(公告)日：2007-07-11
申请号：EP02768090
申请日：2002-09-26
申请人： SONY CORP
发明人： TOYAMA KEISUKE , TSUJI MINORU , SUZUKI SHIRO
IPC分类号： G10L19/02 , H03M7/36 , G06F7/38 , G06F7/50 , H03M1/12 , H03M7/40
CPC分类号： G06F7/38 , G06F2207/3832 , G10L19/00 , G10L19/02 , H03M1/121
摘要： In an encoding apparatus, when difference value between adjacent quantization units of quantization accuracy information where, e.g., distribution range is 0 SIMILAR 7, e.g., if difference value is 3 or more, 8 is subtracted, and if difference value is less than -4, 8 is added to thereby transform two difference values where difference therebetween is 8 into the same value. Thus, the distribution range of difference value becomes -4 SIMILAR 3, and size of code book (table) can be held down to the same size in the case where difference is not taken. In addition, high order 1 bit of difference value may be masked to carry out replacement into value consisting of only low order 3 bits, thus also making it possible to prevent increase in size of code book (table).

18. 发明授权

EP0827068B1 Floating point number data processing means 失效
标题翻译：对于浮点数据处理系统
公开(公告)号：EP0827068B1
公开(公告)日：2003-10-15
申请号：EP97114905.9
申请日：1997-08-28
申请人： SIEMENS PLC
发明人： Carter, Robert
IPC分类号： G06F7/48 , G06F7/02 , G06F9/38
CPC分类号： G06F7/026 , G06F7/483 , G06F9/3001 , G06F2207/3832

19. 发明公开

EP0827068A3 Floating point number data processing means 失效
标题翻译：对于浮点数据处理系统
公开(公告)号：EP0827068A3
公开(公告)日：1999-05-19
申请号：EP97114905.9
申请日：1997-08-28
申请人： SIEMENS PLC
发明人： Carter, Robert
IPC分类号： G06F7/48
CPC分类号： G06F7/026 , G06F7/483 , G06F9/3001 , G06F2207/3832
摘要： The floating point number data processing means is for use in microprocessor systems and finds application in AC motor drive technology. The format used includes a sign bit, a seven bit signed exponent and an eight bit mantissa. The mathematical functions are performed in a gate array using registers which are mapped into a memory of the microprocessor system, the particular mathematical function being dependent upon a particular choice of registers. An unsigned integer comparison of floating point numbers is used to give a correct result.

20. 发明授权

US11714605B2 Acceleration circuitry 有权
公开(公告)号：US11714605B2
公开(公告)日：2023-08-01
申请号：US17493659
申请日：2021-10-04
申请人： Micron Technology, Inc.
发明人： Vijay S. Ramesh , Richard C. Murphy
IPC分类号： G06F7/485 , G06F5/01 , G06F7/499
CPC分类号： G06F7/485 , G06F5/012 , G06F7/49915 , G06F2207/3832
摘要： Systems, apparatuses, and methods related to acceleration circuitry are described. The acceleration circuitry may be deployed in a memory device and can include a memory resource and/or logic circuitry. The acceleration circuitry can perform operations on data to convert the data between one or more numeric formats, such as floating-point and/or universal number (e.g., posit) formats. The acceleration circuitry can perform arithmetic and/or logical operations on the data after the data has been converted to a particular format. For instance, the memory resource can receive data comprising a bit string having a first format that provides a first level of precision. The logic circuitry can receive the data from the memory resource and convert the bit string to a second format that provides a second level of precision that is different from the first level of precision.

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