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11. 发明申请

WO2014113063A1 CONTEXT SWITCHING WITH OFFLOAD PROCESSORS 审中-公开
标题翻译：具有上位处理器的上下文切换
公开(公告)号：WO2014113063A1
公开(公告)日：2014-07-24
申请号：PCT/US2013/048013
申请日：2013-06-26
申请人： XOCKETS IP, LLC
发明人： DALAL, Parin , BELAIR, Stephen
IPC分类号： G06F13/00
CPC分类号： G06F13/1652 , G06F9/3877 , G06F9/461 , G06F9/4843 , G06F12/0815 , G06F12/0875 , G06F13/16 , G06F13/285 , G06F13/362 , G06F13/4022 , G06F13/4068 , G06F15/161 , G06F15/17337 , H04L29/08135 , H04L29/08549 , H04L47/193 , H04L47/2441 , H04L47/56 , H04L47/624 , H04L47/6295 , H04L49/40 , H04L49/90 , H04L61/103 , H04L61/2592 , H04L61/6086 , Y02D10/14 , Y02D10/151
摘要： A context switching cache system is disclosed that can include a plurality of offload processors connected to a memory bus, each offload processor having a cache with an associated cache state, a context memory coupled to the offload processors, and a scheduling circuit configured to direct transfer of a cache state between at least one of the offload processors and the context memory.
摘要翻译：公开了一种上下文切换高速缓存系统，其可以包括连接到存储器总线的多个卸载处理器，每个卸载处理器具有具有相关联的高速缓存状态的高速缓存，连接到卸载处理器的上下文存储器，以及配置成直接传送的调度电路在卸载处理器和上下文存储器中的至少一个之间的缓存状态。

12. 发明申请

WO2014113059A1 NETWORK OVERLAY SYSTEM AND METHOD USING OFFLOAD PROCESSORS 审中-公开
标题翻译：网络覆盖系统和使用卸载处理器的方法
公开(公告)号：WO2014113059A1
公开(公告)日：2014-07-24
申请号：PCT/US2013/046417
申请日：2013-06-18
申请人： XOCKETS IP, LLC
发明人： DALAL, Parin , BELAIR, Stephen
IPC分类号： H04L12/28
CPC分类号： G06F13/1652 , G06F9/3877 , G06F9/461 , G06F9/4843 , G06F12/0815 , G06F12/0875 , G06F13/16 , G06F13/285 , G06F13/362 , G06F13/4022 , G06F13/4068 , G06F15/161 , G06F15/17337 , H04L29/08135 , H04L29/08549 , H04L47/193 , H04L47/2441 , H04L47/56 , H04L47/624 , H04L47/6295 , H04L49/40 , H04L49/90 , H04L61/103 , H04L61/2592 , H04L61/6086 , Y02D10/14 , Y02D10/151
摘要： A network overlay system capable of processing network packets having metadata is disclosed. The system can include a data transport module configurable to direct network packets based on network identifier tags, an offload processor module connected to a memory bus having at least one offload processor capable of modifying segregated network packets, and a memory bus connected between the data transport module and the at least one offload processor to support transport of network packets to the offload processor for modification.
摘要翻译：公开了能够处理具有元数据的网络分组的网络覆盖系统。该系统可以包括可配置为基于网络标识符标签来指导网络分组的数据传输模块，连接到具有至少一个能够修改分离的网络分组的卸载处理器的存储器总线的卸载处理器模块，以及连接在数据传输之间的存储器总线模块和所述至少一个卸载处理器以支持将网络分组传输到卸载处理器以进行修改。

13. 发明申请

WO1984001449A1 DIRECT MEMORY ACCESS INTERFACE ARRANGEMENT 审中-公开
标题翻译：直接存储器访问接口安装
公开(公告)号：WO1984001449A1
公开(公告)日：1984-04-12
申请号：PCT/US1983001364
申请日：1983-09-09
申请人： WESTERN ELECTRIC COMPANY, INC.
发明人： WESTERN ELECTRIC COMPANY, INC. , PETERSON, Thomas, Andrew
IPC分类号： G06F03/04
CPC分类号： G06F13/285
摘要： For use in a data communication channel for transferring data between a host processor (101) and a remote data center (102), the disclosed direct memory access interface arrangement (103) comprises an input (203) and an output (204) register, a direct memory access interface controller (206), and a host access buffer (801) for loading a peripheral processor program into a random access memory (207). Connected between the data (251) and address buses (252) of a peripheral unit, the host access buffer transfers controller address signals from the host processor on the data bus to the address bus to write an initial memory address and program word count into registers of the controller. In response to write orders from the host processor, the controller uses the initial memory address and program word count to address locations in the memory in which the peripheral processor program may be loaded.
摘要翻译：为了在用于在主处理器（101）和远程数据中心（102）之间传送数据的数据通信信道中使用，所公开的直接存储器访问接口装置（103）包括输入（203）和输出（204）寄存器，直接存储器访问接口控制器（206）和用于将外围处理器程序加载到随机存取存储器（207）中的主机访问缓冲器（801）。连接在外围单元的数据（251）和地址总线（252）之间，主机访问缓冲器将控制器地址信号从数据总线上的主处理器传送到地址总线，以将初始存储器地址和程序字计数写入寄存器的控制器。响应于来自主处理器的写命令，控制器使用初始存储器地址和程序字计数来寻址可以加载外围处理器程序的存储器中的位置。

14. 发明申请

WO2014113062A2 IO VIRTUALIZATION SYSTEM AND METHOD USING OFFLOAD PROCESSORS 审中-公开
标题翻译： IO虚拟化系统和使用卸载处理器的方法
公开(公告)号：WO2014113062A2
公开(公告)日：2014-07-24
申请号：PCT/US2013/047217
申请日：2013-06-24
申请人： XOCKETS IP, LLC
发明人： DALAL, Parin , BELAIR, Stephen
IPC分类号： G06F13/362
CPC分类号： G06F13/1652 , G06F9/3877 , G06F9/461 , G06F9/4843 , G06F12/0815 , G06F12/0875 , G06F13/16 , G06F13/285 , G06F13/362 , G06F13/4022 , G06F13/4068 , G06F15/161 , G06F15/17337 , H04L29/08135 , H04L29/08549 , H04L47/193 , H04L47/2441 , H04L47/56 , H04L47/624 , H04L47/6295 , H04L49/40 , H04L49/90 , H04L61/103 , H04L61/2592 , H04L61/6086 , Y02D10/14 , Y02D10/151
摘要： An input-output (IO) virtualization system connectable to a network is disclosed. The system can include a second virtual switch connected to a memory bus and configured to receive network packets from a first virtual switch, and an offload processor module supporting the second virtual switch, the offload processor module further comprising at least one offload processor configured to modify network packets and direct the modified network packets to the first virtual switch through the memory bus.
摘要翻译：公开了可连接到网络的输入输出（IO）虚拟化系统。该系统可以包括连接到存储器总线并被配置为从第一虚拟交换机接收网络分组的第二虚拟交换机和支持第二虚拟交换机的卸载处理器模块，卸载处理器模块还包括至少一个卸载处理器，其被配置为修改网络数据包，并通过存储器总线将修改的网络数据包引导到第一个虚拟交换机。

15. 发明申请

WO2014113055A1 OFFLOAD PROCESSOR MODULES FOR CONNECTION TO SYSTEM MEMORY 审中-公开
标题翻译：用于连接到系统存储器的卸载处理器模块
公开(公告)号：WO2014113055A1
公开(公告)日：2014-07-24
申请号：PCT/US2013/044856
申请日：2013-06-08
申请人： XOCKETS IP, LLC
发明人： DALAL, Parin , BELAIR, Stephen
IPC分类号： G06F12/08
CPC分类号： G06F13/1652 , G06F9/3877 , G06F9/461 , G06F9/4843 , G06F12/0815 , G06F12/0875 , G06F13/16 , G06F13/285 , G06F13/362 , G06F13/4022 , G06F13/4068 , G06F15/161 , G06F15/17337 , H04L29/08135 , H04L29/08549 , H04L47/193 , H04L47/2441 , H04L47/56 , H04L47/624 , H04L47/6295 , H04L49/40 , H04L49/90 , H04L61/103 , H04L61/2592 , H04L61/6086 , Y02D10/14 , Y02D10/151
摘要： A system is disclosed that includes at least one processor module having an in-line module connector configured to physically connect the processor module to at least one in-line memory slot of a system memory bus; and at least one integrated circuit device (IC) mounted on the module. The IC includes at least one offload processor comprising a central processing unit and cache memory, at least one context memory coupled to the offload processor, and logic coupled to the offload processor and context memory and configured to detect predetermined write operations over the system memory bus.
摘要翻译：公开了一种系统，其包括至少一个处理器模块，该处理器模块具有配置成将处理器模块物理地连接到系统存储器总线的至少一个直列存储器插槽的串联模块连接器; 以及安装在模块上的至少一个集成电路器件（IC）。 IC包括至少一个卸载处理器，其包括中央处理单元和高速缓冲存储器，耦合到卸载处理器的至少一个上下文存储器，以及耦合到卸载处理器和上下文存储器并被配置为检测系统存储器总线上的预定写入操作的逻辑。

16. 发明申请

WO2008076892A2 DIRECT MEMORY ACCESS CONTROLLER 审中-公开
标题翻译：直接存储器访问控制器
公开(公告)号：WO2008076892A2
公开(公告)日：2008-06-26
申请号：PCT/US2007/087592
申请日：2007-12-14
申请人： MICROCHIP TECHNOLOGY INCORPORATED , TRIECE, Joseph, W. , PESAVENTO, Rodney, J. , LAHTI, Gregg, D. , DAWSON, Steven
发明人： TRIECE, Joseph, W. , PESAVENTO, Rodney, J. , LAHTI, Gregg, D. , DAWSON, Steven
IPC分类号： G06F13/30 , G06F13/28 , G06F1/32
CPC分类号： G06F13/34 , G06F13/1689 , G06F13/285 , G06F13/30 , G06F13/4022
摘要： A system has at least one bus, a central processing unit (CPU) coupled with the bus, a memory coupled with the bus, a direct memory access (DMA) controller having a plurality of DMA channels and operating independently from the CPU and being coupled with the bus, wherein for access to the bus the DMA controller is programmable in a first mode to have priority over the CPU and in a second mode in which at least one DMA channel of the DMA controller is suspended from accessing the bus.
摘要翻译：系统具有至少一个总线，与总线耦合的中央处理单元（CPU），与总线耦合的存储器，具有多个DMA通道的直接存储器访问（DMA）控制器，并且独立于CPU并被耦合其中，对于访问总线，DMA控制器可以以第一模式被编程以优先于CPU，并且在DMA模式中至少一个DMA通道被暂停以访问总线的第二模式。

17. 发明专利

JP2016503933A スケジューリングシステム、パケット処理をスケジューリングする方法及びモジュール审中-公开
标题翻译：用于调度的调度系统的方法和模块，所述数据包处理
公开(公告)号：JP2016503933A
公开(公告)日：2016-02-08
申请号：JP2015553711
申请日：2013-06-22
申请人：ゾケッツアイピー、リミテッドライアビリティカンパニー , ゾケッツアイピー、リミテッドライアビリティカンパニー
发明人：ダラル、パリン , ベラー、ステファン
IPC分类号： G06F9/48
CPC分类号： H04L61/103 , G06F9/3877 , G06F9/461 , G06F9/4843 , G06F12/0815 , G06F12/0875 , G06F13/16 , G06F13/1652 , G06F13/285 , G06F13/362 , G06F13/4022 , G06F13/4068 , G06F15/161 , G06F15/17337 , H04L29/08135 , H04L29/08549 , H04L47/193 , H04L47/2441 , H04L47/56 , H04L47/624 , H04L47/6295 , H04L49/40 , H04L49/90 , H04L61/2592 , H04L61/6086 , Y02D10/14 , Y02D10/151
摘要：パケット処理システムのためのスケジューリングシステムは、メモリバスに接続され、ネットワークパケットを分類し、分類したネットワークパケットを第1の複数の入出力キューに入れる分類回路と、分類回路から第1の複数の入出力キューを介して受信したネットワークパケットを並べ替え、並べ替えたネットワークパケットを第2の複数の入出力キューに入れるスケジューリング回路と、スケジューリング回路から第2の複数の入出力キューを介して受信したネットワークパケットを複数の出力ポートに方向付ける調停回路と、複数の出力ポートの少なくとも1つに接続され、それぞれネットワークパケットを変更するように構成された複数のオフロードプロセッサとを備える。【選択図】図1
摘要翻译：用于分组处理系统中调度系统被连接到所述存储器总线，网络分组的分类，并且分类电路把网络分组被分类为第一多个输入和输出队列的，来自分类电路的第一多个输入排序经由输出队列接收该网络分组，并调度电路把重新排列的第二多个输入队列的网络数据包，经由第二多个输入和输出队列的来自调度电路接收的网络包括用于引导一个数据包发送到多个输出端口的一个仲裁电路被连接到所述多个输出端口中的至少一个，并且被配置以分别改变所述网络分组，多个卸载处理器。点域1

18. 发明专利

JP2006293950A Processor controller 有权
标题翻译：处理器控制器
公开(公告)号：JP2006293950A
公开(公告)日：2006-10-26
申请号：JP2005134991
申请日：2005-05-06
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： HOSHINA SHOJI , ISOMURA MASAICHI , TODOROKI MITSUNARI
IPC分类号： G06F9/30
CPC分类号： G06F13/285 , Y02D10/14
摘要： PROBLEM TO BE SOLVED: To provide a processor controller capable of performing polling processing for a plurality of modules while suppressing a load on a processor. SOLUTION: Polling processors 11c, 12c respectively output polling signals PS1, PS2 for stopping supply of signals to a processor core 1 upon access request from the processor core 1 when respective modules M1, M2 are performing respective processing. A polling selector 5 outputs to a clock control circuit 6 a WAIT signal WA for suspending a clock signal CL to be outputted to the processor core 1 based on designation by a single wait status register 11b or a multi-wait status register 11a. The clock control circuit 6 suspends the clock signal CL to be provided to the processor core 1 based on the WAIT signal outputted from the polling selector 5. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供能够在抑制处理器上的负载的同时对多个模块进行轮询处理的处理器控制器。解决方案：当各个模块M1，M2进行各自的处理时，轮询处理器11c，12c分别输出轮询信号PS1，PS2，用于在来自处理器核心1的访问请求时停止向处理器核心1提供信号。轮询选择器5基于单个等待状态寄存器11b或多等待状态寄存器11a的指定，向时钟控制电路6输出WAIT信号WA，用于挂起要输出到处理器核心1的时钟信号CL。时钟控制电路6基于从轮询选择器5输出的WAIT信号暂停提供给处理器核心1的时钟信号C.（C）2007，JPO＆INPIT

19. 发明专利

JP3870970B2 Processor control device 有权
公开(公告)号：JP3870970B2
公开(公告)日：2007-01-24
申请号：JP2005134991
申请日：2005-05-06
申请人：セイコーエプソン株式会社
发明人：彰治保科 , 政一礒村 , 晃成轟
IPC分类号： G06F15/78
CPC分类号： G06F13/285 , Y02D10/14
摘要： A processor control device includes a processor executing an instruction, a module coupled to the processor through a bus and processing independently from the processor, the module is provided in a plural number and a polling processing unit coupled to each module, the polling processing unit stopping an operation of the processor depending on an execution status of the module processing at a time of an access request from the processor.

20. 发明专利

JPS61138354A Dual bus type high speed data processing circuit 失效
标题翻译：双总线型高速数据处理电路
公开(公告)号：JPS61138354A
公开(公告)日：1986-06-25
申请号：JP26022884
申请日：1984-12-10
申请人： Matsushita Electric Ind Co Ltd
发明人： SAKAMOTO HISAO , TAKAGI SHINYA
IPC分类号： G06F13/28
CPC分类号： G06F13/285
摘要： PURPOSE:To improve the efficiency of a system by constituting a data bus as a dual structure, dividing a memory into two blocks and executing memory access processing from a CPU and DMA data transfer in parallel. CONSTITUTION:The data bus is constituted of a double bus of A.1 and B.2 and the memory is divided into two blocks #1.5, #2.6. The titied circuit is constituted by a CPU3, a directly memory access controller (DMAC) 4, an I/O device 7, etc. Processing data previously stored from the CPU3 in memories 5, 6 are transferred from the memories 5, 6 to an output device 7 by the DMAC4. On the other hand, data rapidly transferred from the input device 7 to the memories 5, 6 are processed by the CPU3. Thus, the memory access from the CPU3 and data transfer based upon the DMAC4 can be executed in parallel and the high-speed data processing can be attained.
摘要翻译：目的：通过构成数据总线作为双重结构来提高系统的效率，将存储器分为两个块，并且从CPU和DMA数据传输并行执行存储器访问处理。构成：数据总线由A.1和B.2的双总线构成，存储器分为两个块＃1.5，＃2.6。所设置的电路由CPU3，直接存储器访问控制器（DMAC）4，I / O设备7等构成。从存储器5,6中CPU3预先存储的处理数据从存储器5,6传送到输出设备7由DMAC4。另一方面，由CPU3处理从输入装置7快速传送到存储器5,6的数据。因此，可以并行地执行来自CPU3的存储器访问和基于DMAC4的数据传送，并且可以实现高速数据处理。

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