会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 12. 发明授权
      US5914523A Semiconductor device trench isolation structure with polysilicon bias voltage contact 失效
    • Semiconductor device trench isolation structure with polysilicon bias voltage contact
    • 半导体器件沟槽隔离结构与多晶硅偏压接触
    • US5914523A
    • 1999-06-22
    • US24329
    • 1998-02-17
    • Rashid Bashir , Wipawan Yindeepol
    • Rashid Bashir , Wipawan Yindeepol
    • H01L21/762 , H01L21/763 , H01L21/765 , H01L23/58
    • H01L21/76264 , H01L21/763 , H01L21/765 , H01L21/76275 , H01L21/76286
    • A semiconductor device, polysilicon-contacted trench isolation- structure that provides improved electrical isolation stability, a method of operating a polysilicon-contacted trench isolated semiconductor device, and a process for manufacturing a polysilicon-contacted trench isolation structure. The trench isolation structure includes an isolation trench formed in a semiconductor substrate. The isolation trench has a layer of trench lining oxide, a layer of trench lining silicon nitride and a trench fill polysilicon (poly 1) layer. Exposed lateral surfaces of the poly 1, which extend above the trench lining silicon nitride, are contacted to another layer of polysilicon (poly 2). The method of operation includes applying a bias voltage to the trench fill poly 1 layer via poly 2. The process for manufacture includes etching an isolation trench that extends through a layer of field oxide and into a semiconductor substrate. After forming layers of trench lining oxide, trench lining silicon nitride and trench fill poly 1 in the isolation trench, the trench lining silicon nitride is etched back to expose lateral surfaces of the trench fill poly 1. A poly 2 layer is then deposited and makes contact with the exposed lateral surfaces of the trench fill poly 1.
    • 提供改善的电隔离稳定性的半导体器件，多晶硅接触沟槽隔离结构，操作多晶硅接触沟槽隔离半导体器件的方法，以及用于制造多晶硅接触沟槽隔离结构的工艺。 沟槽隔离结构包括形成在半导体衬底中的隔离沟槽。 隔离沟槽具有一层沟槽衬垫氧化物，一层沟槽衬里氮化硅和沟槽填充多晶硅（poly 1）层。 在沟槽衬套氮化硅之上延伸的聚1的暴露的侧表面与另一层多晶硅（聚2）接触。 操作方法包括通过多晶硅2向沟槽填充多晶硅层1施加偏置电压。制造方法包括蚀刻延伸穿过场氧化物层并进入半导体衬底的隔离沟槽。 在形成沟槽衬垫氧化物层之后，沟槽衬里氮化硅和沟槽填充聚合物1在隔离沟槽中，沟槽衬里氮化硅被回蚀刻以暴露沟槽填充聚合物1的侧表面。然后沉积聚二层 与沟槽填充聚1的暴露的侧表面接触。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 13. 发明授权
      US5856239A Tungsten silicide/ tungsten polycide anisotropic dry etch process 失效
    • Tungsten silicide/ tungsten polycide anisotropic dry etch process
    • 硅化钨/聚硅氧烷多向干蚀刻工艺
    • US5856239A
    • 1999-01-05
    • US850573
    • 1997-05-02
    • Rashid Bashir , Abul Ehsanul Kabir , Francois Hebert
    • Rashid Bashir , Abul Ehsanul Kabir , Francois Hebert
    • H01L21/3213 , H01L21/00
    • H01L21/32137
    • A process for anisotropically etching a tungsten silicide or tungsten polycide structure. If the silicide/polycide film has an overlying oxide layer, the insulating layer is removed by a gas mixture composed of CHF.sub.3 and C.sub.2 F.sub.6. The WSi.sub.x silicide layer is then etched in a reactive ion etch using a gas mixture formed from Cl.sub.2 and C.sub.2 F.sub.6, with sufficient O.sub.2 added to control polymer formation and prevent undercutting of the silicide. The polysilicon layer is then etched using a gas mixture formed from Cl.sub.2 and C.sub.2 F.sub.6. The result is a highly anisotropic etch process which preserves the critical dimension of the etched structures. The etch parameters may be varied to produce a tapered sidewall profile for use in the formation of butted contacts without the need for a contact mask.
    • 用于各向异性蚀刻硅化钨或聚钨酸钨结构的方法。 如果硅化物/多硅化物膜具有上覆氧化物层，则通过由CHF 3和C 2 F 6组成的气体混合物除去绝缘层。 然后使用由Cl 2和C 2 F 6形成的气体混合物在反应离子蚀刻中对WSix硅化物层进行蚀刻，加入足够的O 2以控制聚合物形成并防止硅化物的底切。 然后使用由Cl 2和C 2 F 6形成的气体混合物来蚀刻多晶硅层。 结果是高度各向异性的蚀刻工艺，其保留蚀刻结构的临界尺寸。 可以改变蚀刻参数以产生用于形成对接触点的锥形侧壁轮廓，而不需要接触掩模。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 14. 发明授权
      US5773350A Method for forming a self-aligned bipolar junction transistor with silicide extrinsic base contacts and selective epitaxial grown intrinsic base 失效
    • Method for forming a self-aligned bipolar junction transistor with silicide extrinsic base contacts and selective epitaxial grown intrinsic base
    • 用硅化物外部基极触点和选择性外延生长的本征基底形成自对准双极结晶体管的方法
    • US5773350A
    • 1998-06-30
    • US891451
    • 1997-07-10
    • Francois Herbert , Rashid Bashir
    • Francois Herbert , Rashid Bashir
    • H01L21/331 , H01L29/732 , H01L21/301
    • H01L29/7378 , H01L29/66287 , H01L29/732 , Y10S148/01
    • In a method of fabricating a self-aligned bipolar junction transistor with silicide extrinsic base contacts and selective epitaxial grown intrinsic base region, the sinker and buried N+ layer regions are formed in a semiconductor substrate with trench oxide isolation. Thin oxide is then formed on the structure. Next, metal silicide is deposited on the thin oxide and p-dopant implanted into the silicide. LTO is then deposited on the doped silicide followed by deposition of nitride. Next, the nitride, LTO and silicide layers are etched, stopping on the thin oxide layer. The thin oxide is then etched to expose the silicon. The etch undercuts the thin oxide under the nitride. A thin p+ epitaxial base is then selectively grown on the silicon and the metal silicide only. The base can be silicon or a silicon germanium layer to form a heterojunction transistor. Next, thin LTO is deposited followed by deposition of nitride. An RIE of the nitride is then performed to form nitride spacers, stopping on the thin LTO. The thin LTO is then wet etched to open the epitaxial base. A n-type, low-doped, selective single crystalline silicon emitter is then grown. This is followed by deposition of polysilicon and an n-dopant implant into the polysilicon. The polysilicon is then masked and etched to define a n+ polysilicon region in contact with the n-type single crystalline emitter. Next, a layer of oxide is deposited, followed by a furnace drive and rapid thermal anneal activation step for the base and emitter. Base, emitter and collector vias are opened and a metallization layer is formed and patterned to provide base, emitter and collector contacts.
    • 在制造具有硅化物本征基极触点和选择性外延生长的本征基极区域的自对准双极结型晶体管的方法中，沉积片和埋入的N +层区域形成在具有沟槽氧化物隔离的半导体衬底中。 然后在结构上形成薄氧化物。 接下来，将金属硅化物沉积在硅化物中的薄氧化物和p掺杂剂上。 然后将LTO沉积在掺杂的硅化物上，随后沉积氮化物。 接下来，蚀刻氮化物，LTO和硅化物层，停止在薄氧化物层上。 然后蚀刻薄氧化物以暴露硅。 蚀刻在氮化物之下切割薄氧化物。 然后，在硅和金属硅化物上选择性地生长薄的p +外延基底。 基底可以是硅或硅锗层以形成异质结晶体管。 接下来，沉积薄的LTO，随后沉积氮化物。 然后执行氮化物的RIE以形成氮化物间隔物，停止在薄LTO上。 然后将薄的LTO湿式蚀刻以打开外延基底。 然后生长n型，低掺杂，选择性单晶硅发射体。 随后将多晶硅和n掺杂剂注入沉积到多晶硅中。 然后对多晶硅进行掩模蚀刻以限定与n型单晶发射体接触的n +多晶硅区域。 接下来，沉积一层氧化物，然后进行炉驱动和用于基极和发射极的快速热退火激活步骤。 打开基极，发射极和集电极通孔，并形成金属化层并构图以提供基极，发射极和集电极触点。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 15. 发明授权
      US5747353A Method of making surface micro-machined accelerometer using silicon-on-insulator technology 失效
    • Method of making surface micro-machined accelerometer using silicon-on-insulator technology
    • 使用绝缘体上硅技术制造表面微加工加速度计的方法
    • US5747353A
    • 1998-05-05
    • US814352
    • 1997-03-11
    • Rashid Bashir , Abul E. Kabir
    • Rashid Bashir , Abul E. Kabir
    • G01P15/08 , G01P15/125 , G01P15/18 , H01L21/265
    • G01P15/0802 , B81C1/00571 , G01P15/125 , G01P15/18 , B81B2201/0235 , B81B2207/015 , G01P2015/0814 , Y10S148/135
    • A method of making a surface micro-machined accelerometer using a silicon-on-insulator (SOI) wafer structure. Both the acceleration (or deceleration) sensor and associated signal conditioning circuitry are monolithically fabricated on the same substrate. The top silicon layer of the SOI wafer is used as the sensing member, corresponding to the movable, common electrode of a differential capacitor pair. The components of the signal conditioning circuitry are fabricated in the SOI layer using standard SOI processing techniques. Because the top silicon layer is single crystal silicon, it does not suffer from the stress related warping common with polysilicon members. In addition, because the method described is compatible with bipolar, BiCMOS, or CMOS process flows, it may be used to fabricate faster and lower noise level signal conditioning circuitry than can be obtained using current techniques for making monolithic accelerometers.
    • 使用绝缘体上硅（SOI）晶片结构制造表面微加工加速度计的方法。 加速（或减速）传感器和相关联的信号调理电路都在同一基板上单片地制造。 SOI晶片的顶层硅层用作感测元件，对应于差动电容器对的可移动公共电极。 使用标准SOI处理技术在SOI层中制造信号调理电路的部件。 因为顶层硅层是单晶硅，所以它不会受到与多晶硅构件常见的应力相关翘曲的影响。 另外，由于所描述的方法与双极性，BiCMOS或CMOS工艺流程兼容，所以它可以用于制造比用于制造单片加速度计的当前技术可获得的更快和更低噪声电平信号调节电路。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号