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11. 发明公开

KR20180070718A 집적 회로 구조물 및 집적 회로 구조물의 제조 방법 审中-公开
公开(公告)号：KR20180070718A
公开(公告)日：2018-06-26
申请号：KR20187017196
申请日：2011-12-30
申请人： INTEL CORP
发明人： STEIGERWALD JOSEPH , GHANI TAHIR , GOLONZKA OLEG
IPC分类号： H01L29/78
CPC分类号： H01L27/0924 , H01L21/76897 , H01L23/485 , H01L27/0886 , H01L29/41766 , H01L29/41791 , H01L29/66795 , H01L29/785 , H01L2029/7858 , H01L2924/0002 , H01L2924/00
摘要： 랩어라운드소스/드레인트렌치콘택구조가설명된다. 복수의반도체핀이반도체기판으로부터연장한다. 한쌍의소스/드레인영역사이에각각의핀 내에채널영역이배치된다. 에피택셜반도체층이소스/드레인영역들위의각각의핀의상면및 측면을커버하여인접핀들사이에높은종횡비의갭들을정의한다. 한쌍의소스/드레인트렌치콘택이에피택셜반도체층들에전기적으로결합된다. 소스/드레인트렌치콘택들은등각금속층및 충전금속을포함한다. 등각금속층은에피택셜반도체층들을따른다. 충전금속은플러그및 장벽층을포함하며, 플러그는핀들및 등각금속층위에형성된콘택트렌치를채우고, 장벽층은플러그를라이닝하여등각금속층재료와플러그재료의상호확산을방지한다.

12. 发明公开

KR20180021149A 헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들의 웰 기반 집적 审中-公开
标题翻译：基于阱的异质外延n型和p型晶体管的集成
公开(公告)号：KR20180021149A
公开(公告)日：2018-02-28
申请号：KR20187002466
申请日：2015-06-26
申请人： INTEL CORP
发明人： RACHMADY WILLY , METZ MATTHEW V , DEWEY GILBERT , MOHAPATRA CHANDRA S , KAVALIEROS JACK T , MURTHY ANAND S , RAHHAL ORABI NADIA M , GHANI TAHIR
IPC分类号： H01L27/092 , H01L21/8238 , H01L21/8258 , H01L29/78
CPC分类号： H01L29/785 , H01L21/823807 , H01L21/823821 , H01L21/8258 , H01L27/0924
摘要： 비-실리콘핀 구조체들이기판의웰 리세스에서결정질헤테로에피택셜웰 재료로부터연장한다. III-V 핀FET들이웰 리세스내의핀 구조체들상에형성될수 있으면서 IV족핀FET들이웰 리세스에인접한기판의지역에서형성된다. 웰재료는기판의시딩표면에웰 재료를커플링시키는격리재료를통과하는필러들을둘러싸는비정질격리재료에의해기판으로부터전기적으로격리될수 있고결정성장결함들을트랩핑할수 있다. 필러들은측방향에피택셜과도성장에의해웰-격리재료위로연장될수 있고웰 리세스는고품질의단결정으로채워진다. 웰재료는인접한기판지역들과평탄화될수 있다. n-형핀 구조체들이기판으로부터제작된 p-형핀 구조체들과연속하여웰 재료로부터, 또는제2 에피택셜웰로부터제작될수 있다.
摘要翻译：非硅鳍状结构从衬底的凹槽中的晶体异质外延材料延伸。 IV-pin FET形成在衬底与阱凹槽相邻的区域中，而III-V引脚FET可形成在阱凹槽中的引脚结构上。阱材料可以通过围绕穿过将阱材料耦合到衬底的晶种表面的隔离材料的柱的非晶隔离材料而与衬底电隔离，并且可以捕获晶体生长缺陷。填料可以通过横向外延过度生长而在良好隔离的材料上延伸，并且孔填充有高质量的单晶。阱材料可以用相邻的衬底区域平坦化。 n型pin结构可以由阱材料或从第二外延阱与由衬底制造的p型pin结构串联。

13. 发明公开

KR20180020267A 고품질 계면을 위한 대체 채널 에칭 审中-公开
标题翻译：用于高质量接口的替代通道蚀刻
公开(公告)号：KR20180020267A
公开(公告)日：2018-02-27
申请号：KR20187002118
申请日：2015-06-24
申请人： INTEL CORP
发明人： GLASS GLENN A , PANG YING , MISTKAWI NABIL G , MURTHY ANAND S , GHANI TAHIR , CHAO HUANG LIN
IPC分类号： H01L21/8238 , H01L21/3065 , H01L29/417 , H01L29/78
CPC分类号： H01L21/823821 , H01L21/823807
摘要： 동일한집적회로다이내에서다양한범위의채널구성들및/또는재료시스템들을제공하기위해핀-기반트랜지스터디바이스들을커스터마이징하기위한기술들이개시된다. 비-패시티드형이고이온손상이없거나다르게는낮은이온손상을갖는트렌치저부들을제공하도록구성된습식및/또는건식에칭화학작용들을통해희생핀들이제거된다. 그후, 원하는반도체재료에의해트렌치가채워진다. 낮은이온손상및 비-패시티드형모폴로지를갖는트렌치저부는기판과대체재료사이에결함이없거나또는낮은결함의계면을조장한다. 실시예에서, 제1 세트의희생실리콘핀들각각은리세싱되어 p-형재료로대체되고, 제2 세트의희생핀들각각은리세싱되어 n-형재료로대체된다. 다른실시예는네이티브핀들(예를들어, Si) 및대체핀들(예를들어, SiGe)의조합을포함할수 있다. 다른실시예는모두동일한구성의대체핀들을포함할수 있다.
摘要翻译：公开了用于定制基于管脚的晶体管器件以在同一集成电路内提供宽范围的沟道配置和/或材料系统的技术。通过湿法和/或干法蚀刻化学物质去除牺牲鳍片，该化学物质被配置为提供非被动的并且没有离子损伤或者具有低离子损伤的沟槽底部。然后沟槽被所需的半导体材料填充。具有低离子损伤和非集束形态的沟槽底部促进了衬底和替代材料之间的无缺陷或低缺陷界面。在一个实施例中，第一组牺牲硅鳍中的每一个都被凹陷以取代p型材料，并且第二组的每个牺牲销凹陷以替换n型材料。其他实施例可以包括本地引脚（例如，Si）和交替引脚（例如，SiGe）的组合。其他实施例可以全部包括具有相同配置的替换引脚。

14. 发明公开

KR20180018497A 반도체 디바이스의 면적 스케일링을 위한 수직 집적 방식 및 회로 요소 아키텍쳐 审中-公开
标题翻译：用于半导体器件面积缩放的垂直集成方法和电路元件结构
公开(公告)号：KR20180018497A
公开(公告)日：2018-02-21
申请号：KR20177032875
申请日：2015-06-17
申请人： INTEL CORP
发明人： MEHANDRU RISHABH , MORROW PATRICK , KUMAR RANJITH , WEBER CORY E , KIM SEIYON , CEA STEPHEN M , GHANI TAHIR
IPC分类号： H01L27/06 , H01L21/822 , H01L21/8238 , H01L29/78
CPC分类号： H01L29/78 , H01L21/8221 , H01L21/823821 , H01L27/0688
摘要： 반도체디바이스의면적스케일링을위한수직집적방식및 회로요소아키텍쳐가설명된다. 한예에서, 인버터구조물은상위영역및 하위영역으로수직으로분리된반도체핀을포함한다. 제1 복수의게이트구조물은반도체핀의상위영역을제어하기위해포함된다. 제2 복수의게이트구조물은반도체핀의하위영역을제어하기위해포함된다. 제2 복수의게이트구조물은제1 복수의게이트구조물의도전형과는반대의도전형을갖는다.
摘要翻译：描述了用于半导体器件的面积缩放的垂直集成方案和电路元件体系结构。在一个示例中，逆变器结构包括垂直分离成上部区域和下部区域的半导体引脚。包括第一多个栅极结构以控制半导体鳍的上部区域。包括第二多个栅极结构以控制半导体鳍的子区域。第二多个栅极结构具有与第一多个栅极结构的导电性相反的导电性。

15. 发明公开

KR20180021158A 선택적 산화에 의한 다중-높이 FINFET 디바이스 审中-公开
标题翻译：通过选择性氧化的多高度FINFET器件
公开(公告)号：KR20180021158A
公开(公告)日：2018-02-28
申请号：KR20187002564
申请日：2015-06-27
申请人： INTEL CORP
发明人： KIM SEIYON , BHIMARASETTI GOPINATH , RIOS RAFAEL , KAVALIEROS JACK T , GHANI TAHIR , MURTHY ANAND S , MEHANDRU RISHABH
IPC分类号： H01L29/66 , H01L27/12 , H01L29/78
CPC分类号： H01L29/78 , H01L27/1211 , H01L29/66795 , H01L29/785
摘要： 기판상에멀티-게이트디바이스의비-평면형도전성채널을형성하는단계 - 채널은기판의표면에서의베이스로부터정의된높이치수를포함함 -; 채널의전체부분보다작은부분을변형시키는단계; 및채널상에게이트스택을형성하는단계 - 게이트스택은유전체재료및 게이트전극을포함함 - 를포함하는방법이개시된다. 도전성부분및 산화된부분을정의하는높이치수를포함하는채널, 및채널상에배치되는게이트스택을포함하는, 기판상의비-평면형멀티-게이트디바이스를포함하고, 게이트스택은유전체재료및 게이트전극을포함하는장치가개시된다.
摘要翻译：在所述衬底上形成所述多栅极器件的非平面导电沟道，所述沟道包括在所述衬底的所述表面处从所述基底限定的高度尺寸; 变换比信道的整个部分小的部分; 并且在沟道上形成栅叠层，栅叠层包括介电材料和栅电极。导电部分和一栅极堆叠设置在通道中的氧化部分，和信道相位，包括高度尺寸，其限定，所述基板的比，平面多包括一个栅极器件中，栅叠层是介电材料和栅极电极包括该装置的装置被公开。

16. 发明公开

KR20180021157A 저 손상 자기 정렬형 양쪽성 FINFET 팁 도핑 审中-公开
标题翻译：低损伤自对准非晶FINFET尖端掺杂
公开(公告)号：KR20180021157A
公开(公告)日：2018-02-28
申请号：KR20187002563
申请日：2015-06-27
申请人： INTEL CORP
发明人： KAVALIEROS JACK T , MOHAPATRA CHANDRA S , MURTHY ANAND S , RACHMADY WILLY , METZ MATTHEW V , DEWEY GILBERT , GHANI TAHIR , KENNEL HAROLD W
IPC分类号： H01L27/092 , H01L21/8238 , H01L21/8258 , H01L29/66
CPC分类号： H01L29/78 , H01L21/8258 , H01L27/0924 , H01L29/66803
摘要： 모놀리식 finFET는제2 III-V족족 화합물반도체상에배치된제1 III-V족족 화합물반도체재료내에다수캐리어채널을포함한다. 희생게이트스택과같은, 마스크가채널영역을커버하는동안, 양쪽성도펀트의소스가노출된핀 측벽들위쪽에퇴적되고제1 III-V족화합물반도체재료내로확산된다. 양쪽성도펀트는제1 III-V족재료내에서는도너로서, 제2 III-V족재료내에서는억셉터로서우선적으로활성화되어, 제1 및제2 III-V족재료들사이의 p-n 접합을갖는트랜지스터팁 도핑을제공한다. 측방스페이서는핀의팁 부분을커버하도록퇴적된다. 마스크또는스페이서에의해커버되지않은핀의영역들내의소스/드레인영역들은팁 영역을통해채널에전기적으로결합한다. 채널마스크는게이트스택으로대체된다.
摘要翻译：单片finFET包括设置在第二III-V族化合物半导体上的第一III-V族化合物半导体材料中的多数载流子沟道。在掩模覆盖沟道区域（例如牺牲栅极叠层）时，两亲性掺杂剂的源极沉积在暴露的鳍状物侧壁上方并且扩散到第一III-V族化合物半导体材料中。两性掺杂物的第一III-V族中的材料供体，2 III-V族中的材料优选地被激活作为受体，具有2 III-V族材料之间的第一mitje pn结的晶体管提供小费兴奋剂。沉积横向间隔物以覆盖销的尖端部分。未被掩模或隔离物覆盖的引脚区域中的源极/漏极区域通过尖端区域电耦合到沟道。通道掩模由栅极堆栈取代。

17. 发明公开

KR20180021146A 게이트-올-어라운드 트랜지스터들을 위한 GAAS 상의 부정형 INGAAS 审中-公开
标题翻译：用于门全能晶体管的GAAS上不稳定的INGAAS
公开(公告)号：KR20180021146A
公开(公告)日：2018-02-28
申请号：KR20187002446
申请日：2015-06-26
申请人： INTEL CORP
发明人： MOHAPATRA CHANDRA S , MURTHY ANAND S , GLASS GLENN A , RACHMADY WILLY , DEWEY GILBERT , KAVALIEROS JACK T , GHANI TAHIR , METZ MATTHEW V
IPC分类号： H01L29/423 , H01L21/762 , H01L29/66 , H01L29/775 , H01L29/786
CPC分类号： H01L21/762 , H01L29/42392 , H01L29/66469 , H01L29/66545 , H01L29/775 , H01L29/78 , H01L29/78681 , H01L29/78696
摘要： 비평면게이트올-어라운드디바이스및 그제조방법이설명된다. 일실시예에서, 다층스택은 STI 트렌치내에전체에피-스택을선택적으로퇴적하는것에의해형성된다. 채널층은버퍼층 위에부정형으로성장된다. 캡층은채널층의상부상에성장된다. 실시예에서, STI 층의높이는게이트의형성까지채널층보다높게유지된다. 게이트유전체층이각각의채널나노와이어상에그리고올-어라운드로형성된다. 게이트전극이게이트유전체층 상에형성되고, 채널나노와이어를둘러싼다.
摘要翻译：描述了非平面栅极全能器件及其制造方法。在一个实施例中，通过在STI沟槽中选择性地沉积整个外延堆叠来形成多层堆叠。沟道层在缓冲层之上无定形地生长。盖层生长在沟道层的上表面上。在一个实施例中，STI层的高度保持高于沟道层直到形成栅极。栅电介质层形成在每个沟道纳米线上并且全面。栅电极形成在栅极电介质层上并围绕沟道纳米线。

18. 发明公开

KR20180021108A 고 이동도 반도체 소스/드레인 스페이서 审中-公开
标题翻译：高迁移率半导体源极/漏极间隔物
公开(公告)号：KR20180021108A
公开(公告)日：2018-02-28
申请号：KR20187002086
申请日：2015-06-26
申请人： INTEL CORP
发明人： DEWEY GILBERT , METZ MATTHEW V , MURTHY ANAND S , GHANI TAHIR , RACHMADY WILLY , MOHAPATRA CHANDRA S , KAVALIEROS JACK T , GLASS GLENN A
IPC分类号： H01L29/66 , H01L21/8238 , H01L21/8258 , H01L27/092
CPC分类号： H01L29/66545 , H01L21/823807 , H01L21/8258 , H01L27/0924
摘要： 모놀리식 FET들은기판위쪽에배치된제1 고캐리어이동도반도체재료내에다수캐리어채널을포함한다. 게이트스택또는희생게이트스택과같은, 마스크가측방채널영역을커버하고있는동안, 고캐리어이동도반도체재료의스페이서가과성장되어, 예를들어, 유전체측방스페이서를랩어라운드하고그에따른트랜지스터풋프린트의증가없이트랜지스터소스와드레인사이의유효간격을증가시킨다. 소스/드레인영역들은, 실질적으로도핑되지않을수 있는(즉, 내인성일수 있는), 고이동도반도체스페이서를통해측방채널영역에전기적으로결합한다. 주어진측방게이트차원에대한유효채널길이가증가되면, 예를들어, 주어진오프-상태누설에대한트랜지스터풋프린트가감소될수 있거나, 주어진트랜지스터풋프린트에대한오프-상태소스/드레인누설이감소될수 있다.
摘要翻译：单片式FET包括设置在衬底上的第一高载流子迁移率半导体材料中的多个载流子沟道。虽然掩模覆盖横向沟道区域，例如栅极叠层或牺牲栅极叠层，但高载流子迁移率也随半导体材料的间隔物材料而增长，例如通过缠绕介电横向间隔物并由此增加晶体管覆盖区不增加晶体管源极和漏极之间的有效间隔。源极/漏极区域通过高迁移率半导体间隔物电耦合到横向沟道区域，所述高迁移率半导体间隔物可以基本上未掺杂（即，内在的）。例如，如果给定横向栅极尺寸的有效沟道长度增加，则给定关态泄漏的晶体管覆盖区可以减小，或者可以降低给定晶体管覆盖区的关闭状态源/漏区泄漏。

19. 发明公开

KR20180020288A 국한된 서브-핀 격리를 가지는 높은 전자 이동도 트랜지스터들 审中-公开
标题翻译：具有局部子引脚隔离的高电子迁移率晶体管
公开(公告)号：KR20180020288A
公开(公告)日：2018-02-27
申请号：KR20187002245
申请日：2015-06-26
申请人： INTEL CORP
发明人： RACHMADY WILLY , METZ MATTHEW V , DEWEY GILBERT , MOHAPATRA CHANDRA S , KAVALIEROS JACK T , MURTHY ANAND S , GHANI TAHIR , RAHHAL ORABI NADIA M , GARDNER SANAZ K
IPC分类号： H01L29/778 , H01L29/06 , H01L29/66 , H01L29/78
CPC分类号： H01L29/785 , H01L29/0673 , H01L29/66795
摘要： 기판위의서브-핀구조체로부터연장하는상승된핀 구조체를포함하는결정질헤테로구조체들. III-V 트랜지스터들과같은디바이스들은상승된핀 구조체들상에형성될수 있으면서실리콘-기반디바이스들(예를들어, 트랜지스터들)은실리콘기판의다른영역들내에형성될수 있다. 핀구조체의트랜지스터채널영역에국한되는(localized) 서브-핀격리재료는서브-핀을통하는소스-대-드레인누설을감소시켜서, 핀구조체의소스단부와드레인단부사이의전기적격리를개선시킬수 있다. 핀구조체를헤테로에피텍셜방식으로형성하는것에후속하여, 서브-핀의일부분이핀을언더컷하도록측방으로에칭될수 있다. 언더컷은서브-핀격리재료로다시채워진다. 게이트스택은핀 위에형성된다. 서브-핀격리재료의형성은자체-정렬된게이트스택대체프로세스내에통합될수 있다.
摘要翻译：包括从衬底上的子引脚结构延伸的升高的pin结构的结晶异质结构。诸如III-V族晶体管的器件可以形成在凸起的引脚结构上，而硅基器件（例如晶体管）可以形成在硅衬底的不同区域中。局部化到鳍结构的晶体管沟道区的子引脚隔离材料可减少通过子引脚的源漏泄漏，由此改善鳍结构的源端和漏端之间的电隔离。在以异质外延方式形成鳍结构之后，可以横向刻蚀部分子鳍以底切鳍。底切使用子引脚隔离材料重新填充。栅极堆叠形成在鳍片上。子引脚绝缘材料的形成可以集成到自对准栅极叠层替换工艺中。

20. 发明公开

KR20180019075A 인듐-리치 ＮＭＯＳ 트랜지스터 채널들 审中-公开
标题翻译：富铟的NMOS晶体管通道
公开(公告)号：KR20180019075A
公开(公告)日：2018-02-23
申请号：KR20177033339
申请日：2015-06-23
申请人： INTEL CORP
发明人： MOHAPATRA CHANDRA S , MURTHY ANAND S , GLASS GLENN A , GHANI TAHIR , RACHMADY WILLY , KAVALIEROS JACK T , DEWEY GILBERT , METZ MATTHEW V , KENNEL HAROLD W
IPC分类号： H01L29/78 , H01L29/10 , H01L29/12 , H01L29/66 , H01L29/775
CPC分类号： H01L29/785 , H01L29/1054 , H01L29/125 , H01L29/66795 , H01L29/775
摘要： 알루미늄-포함층에의해서브-핀으로부터전기적으로격리되는인듐-리치채널영역을가지는높은이동도 NMOS 핀-기반트랜지스터들을형성하기위한기법들이개시된다. 알루미늄알루미늄-포함층은인듐-리치채널영역을포함하는인듐-포함층내에제공될수 있거나, 또는인듐-포함층과서브-핀사이에제공될수 있다. 인듐-포함층의인듐농도는알루미늄-포함장벽층근처의인듐-푸어농도로부터인듐-리치채널층에서의인듐-리치농도까지등급화될수 있다. 일부예시적인실시예들에따르면, 인듐-리치채널층은핀의최상부에있거나또는그렇지않은경우핀의최상부에근접한다. 등급화는의도적일수 있고, 그리고/또는인듐-리치채널층과알루미늄-포함장벽층의인터페이스에서의원자들의재조직의효과로인한것일수 있다. 다수의변형들및 실시예들이이 개시내용의견지에서인지될것이다.
摘要翻译：公开了用于形成具有富铟沟道区的高迁移率NMOS基于管脚的晶体管的技术，所述富铟沟道区通过含铝层与子引脚电隔离。铝的含铝层是铟可以含销层之间设置或可以在提供，或富铟层含铟包括沟道区和所述子。在含铟层的铟浓度是富铝浓度可以分级到富沟道层铟eseoui从靠近含有阻挡层的铟浓度倾倒铟。根据一些示例性实施例，富铟沟道层位于销的顶部，或者靠近销的顶部。分级可以有意天，和/或铟可以是由于界面的重组的效果包括阻挡层的eseoui原子，富含天沟道层和所述铝的数量。鉴于本公开，将认识到许多变化和实施例。

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