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11. 发明公开

KR1019910009393A 산업용 로보트의 핸드 장치 无效
标题翻译：工业机器手单元
公开(公告)号：KR1019910009393A
公开(公告)日：1991-06-28
申请号：KR1019890016995
申请日：1989-11-22
申请人： 삼성전자주식회사
发明人： 박인규
IPC分类号： B25J15/00
摘要： 내용 없음

12. 发明公开

KR1020130081111A 포토메트릭 스테레오 방식 또는 섀이프 프롬 섀이딩 방식에 기초한 삼차원 이미지 생성 장치 및 그 제어 방법 审中-实审
标题翻译：基于光学立体显微技术的三维图像生成装置或其形状技术及其控制方法
公开(公告)号：KR1020130081111A
公开(公告)日：2013-07-16
申请号：KR1020120002099
申请日：2012-01-06
申请人： 삼성전자주식회사 , 인하대학교 산학협력단
发明人： 원재현 , 유진우 , 배민수 , 박인규
IPC分类号： G06T15/50 , H04N13/00
CPC分类号： G06T7/586 , G06T7/162 , G06T15/205
摘要： PURPOSE: A three dimensional image generation apparatus based on photometric stereo method for shape from shading method and a control method thereof are provided to decrease operation quantity and operation time, by processing a less number of images in generating three dimensional images. CONSTITUTION: A photographing unit (201) generates at least one object image by photographing an image for a three dimensional image generation target object. A communication unit (203) receives at least one lighting location information for the object. A control unit (202) generates a three dimensional image on the basis of the object image and the lighting location information corresponding to each object image. [Reference numerals] (201,251) Photographing unit; (202,253) Control unit; (203,254) Communication unit; (252) Lighting unit
摘要翻译：目的：提供一种基于用于阴影形状的光度立体方法的三维图像生成装置及其控制方法，通过在生成三维图像时处理较少数量的图像来减少操作量和操作时间。构成：拍摄单元（201）通过拍摄三维图像生成目标对象的图像来生成至少一个对象图像。通信单元（203）接收对象的至少一个照明位置信息。控制单元（202）基于对象图像和与每个对象图像对应的照明位置信息生成三维图像。（附图标记）（201,251）拍摄单元; （202,253）控制单元; （203,254）通讯单元; （252）照明单元

13. 发明公开

KR1020120093531A 음 전압 생성기 및 반도체 메모리 장치 无效
标题翻译：负电压发生器和半导体存储器件
公开(公告)号：KR1020120093531A
公开(公告)日：2012-08-23
申请号：KR1020110013155
申请日：2011-02-15
申请人： 삼성전자주식회사
发明人： 송태중 , 김규홍 , 최재승 , 심성훈 , 박인규 , 이찬호 , 최현수 , 정종훈
IPC分类号： G11C5/14 , G11C7/12 , G11C11/419 , G11C8/12
CPC分类号： G11C11/419 , G11C5/145 , G11C7/12 , G11C8/12
摘要： PURPOSE: A negative voltage capacitor and a semiconductor memory device are provided to accurately perform a writing operation by providing the same negative voltages to memory banks with different low sizes. CONSTITUTION: A negative voltage generator(110) includes a plurality of coupling capacitors, selects one among a plurality of the coupling capacitors according to a low size of a memory bank in which data is written, and charges the selected coupling capacitor with the negative voltage. A switching unit(130) selects one bit line among a bit line pair in response to data and connects the selected coupling capacitor to the selected bit line. A high voltage applying unit(150) applies a high positive voltage to an unselected bit line.
摘要翻译：目的：提供负电压电容器和半导体存储器件，以通过向具有不同低尺寸的存储体提供相同的负电压来精确地执行写入操作。构成：负电压发生器（110）包括多个耦合电容器，根据其中写入数据的存储体的低尺寸选择多个耦合电容器中的一个耦合电容器，并且将所选择的耦合电容器与负电压。开关单元（130）响应于数据选择位线对中的一个位线，并将所选择的耦合电容器连接到所选择的位线。高压施加单元（150）向未选位线施加高正电压。

14. 发明公开

KR1020110094486A 영상 합성 방법 및 장치 有权
标题翻译：用于组合图像的方法和装置
公开(公告)号：KR1020110094486A
公开(公告)日：2011-08-24
申请号：KR1020100013885
申请日：2010-02-16
申请人： 삼성전자주식회사 , 인하대학교 산학협력단
发明人： 싱할,니틴 , 조성대 , 박인규 , 이만희
IPC分类号： H04N1/387 , H04N5/262 , G06T5/00
CPC分类号： G06K9/468 , G06K9/3233 , G06T3/0087
摘要： PURPOSE: An apparatus for combining images and a method thereof are provided to efficiently and rapidly synthesize a plurality of image through a simple algorithm. CONSTITUTION: The significant value about each input image is calculated by the selection standard. Two or more significant images are selected among the input images by the selected significant value(101). Interest regions are determined in each significant image(103). The interest region is arranged in a canvas(105). The corresponding important image is arranged in a predetermined location. The arranged important image is synthesized into one image(107).
摘要翻译：目的：提供一种用于组合图像的装置及其方法，以通过简单的算法来有效且快速地合成多个图像。规定：每个输入图像的重要值由选择标准计算。通过选择的有效值（101）在输入图像中选择两个或更多个有效图像。在每个有效图像（103）中确定兴趣区域。兴趣区域布置在画布（105）中。对应的重要图像被布置在预定位置。排列的重要图像被合成为一个图像（107）。

15. 发明授权

KR100682889B1 영상에 기반한 사실감 있는 3차원 얼굴 모델링 방법 및 장치 有权
标题翻译：用于基于图像的逼真3D面部建模的方法和装置
公开(公告)号：KR100682889B1
公开(公告)日：2007-02-15
申请号：KR1020040064323
申请日：2004-08-16
申请人： 삼성전자주식회사
发明人： 박인규 , 조희근 , 베즈네베츠블라디미르 , 장휘
IPC分类号： G06T17/10 , G06T7/00
CPC分类号： G06T17/10
摘要： 본 발명은 영상에 기반한 사실감 있는 3차원 얼굴 모델링 방법 및 장치에 관한 것으로서, 그 방법은 묘사된(textured) 다각형 메쉬 모델에 의하여 표현되는 3차원의 사실감 있는 얼굴모델 생성 방법에 있어서, 입력 영상의 정면 및 측면 얼굴 영상 내의 얼굴 특징들을 검출하는 단계; 특정 얼굴의 3차원 형상을 결정하기 위해, 검출된 얼굴 특징들을 이용하여 초기 모델을 변형시켜 3차원 얼굴모델을 생성하는 단계; 입력 영상으로부터 사실감 있는 텍스쳐를 생성하는 단계; 및 상기 텍스쳐를 상기 3차원 모델 상에 매핑하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 디지털 카메라와 같이 상대적으로 고가가 아닌 장치를 이용하여 데이터를 획득하고 가능한 한 자동화를 구현하여, 완전하지 않은 입력 데이터로부터 바람직한 결과를 생성할 수 있는 견실한 방법을 제공한다. 즉 얼굴 특징(facial feature)을 자동으로 추출해내고, "실제 인간과 같은(human-quality)" 얼굴의 모델링 방법을 제공한다.

16. 发明授权

KR100630673B1 무부하 비트 라인 특성을 갖는 선택적 프리챠지 회로 失效
标题翻译：选择性预充电电路具有无位线加载功能
公开(公告)号：KR100630673B1
公开(公告)日：2006-10-02
申请号：KR1020010001551
申请日：2001-01-11
申请人： 삼성전자주식회사
发明人： 박인규 , 정승호
IPC分类号： G11C7/12
摘要： 무부하 비트 라인 특성을 갖는 선택적 프리챠지 회로를 개시한다. 반도체 메모리 장치에서, 메모리 셀로/로부터 데이터가 입/출력되는 경로인 비트라인 및 반전된 비트라인을 프리챠지시키는 본 발명에 따른 프리챠지 회로는 비트라인 및 반전된 비트라인을 소정의 전압레벨로 항상 프리챠지시키는 제1프리챠징부, 프리챠지 신호와 펄스드 어드레스 신호를 논리조합하여 펄스가 발생되는 동안 비트라인을 전원 전압(VDD) 레벨로 프리챠지시키는 제2프리챠징부, 어드레스 신호에 응답하여 비트라인 및 반전된 비트라인을 인에이블시키 또는 플로팅시키는 스위칭부를 포함하는 것을 특징으로 하고, 비트라인(BL) 및 반전된 비트라인(BLB)이 VDD-2Vt(또는 Vt)로 항상 프리챠지되어 있어 전원 전압(VDD)레벨로 프리챠지시키는 시간을 감소시켜 스피드를 빠르게 하면, 동작은 VDD~VDD-2Vt(또는 Vt)에서 이루어지도록 하여 전력소모는 없애는 무부하 특성을 갖는효과가 있다. 또한, 어드레스 신호에 상응하여 비트라인을 선택적으로 동작시킬 수 있다는 효과가 있다.

17. 发明授权

KR100528343B1 3차원 객체의 영상 기반 표현 및 편집 방법 및 장치 有权
标题翻译：用于基于图像的渲染和编辑3D对象的方法和装置
公开(公告)号：KR100528343B1
公开(公告)日：2005-11-15
申请号：KR1020030048110
申请日：2003-07-14
申请人： 삼성전자주식회사
发明人： 박인규 , 한주연 , 한만진 , 이그나텐코알렉세이 , 코누신안톤 , 레브코비치레오니드
IPC分类号： G06T17/00 , G06T15/10
CPC分类号： G06T15/205 , G11B27/034 , H04N19/597
摘要： 본 발명은 심플 텍스쳐의 중복 데이터를 제거하는 방법 및 장치, 확장된 깊이 영상을 이용한 렌더링 방법 및 장치, 그리고, 영상 기반 3차원 객체 편집 방법 및 장치를 개시한다. 본 발명의 중복 데이터 제거 방법은 (a) 3차원 객체의 일면을 각각 나타내는 복수의 심플 텍스쳐에 포함된 각각의 깊이 영상을 이용하여 3차원 공간상에 투영된 각 픽셀의 법선 벡터를 계산하는 단계; (b) 법선 벡터를 이용하여 각 심플 텍스쳐에 포함된 픽셀의 신뢰도를 계산하는 단계; 및 (d) 복수의 심플 텍스쳐에 포함된 픽셀들 중 3차원 객체의 동일한 영역을 나타내는 픽셀들의 신뢰도를 비교하여 신뢰도가 낮은 픽셀의 데이터를 심플 텍스쳐로부터 제거하는 단계를 포함한다.

18. 发明公开

KR1020040105006A 가변적인 모스 커패시턴스를 이용한 클럭 지연 회로 失效
标题翻译：使用可变MOS电容控制脉冲宽度的时钟延迟电路
公开(公告)号：KR1020040105006A
公开(公告)日：2004-12-14
申请号：KR1020030035605
申请日：2003-06-03
申请人： 삼성전자주식회사
发明人： 박인규 , 주용제
IPC分类号： G11C11/4091
CPC分类号： G11C29/12015 , G11C7/22 , G11C2207/2272
摘要： PURPOSE: A clock delay circuit using a variable MOS capacitance is provided to control the delay amount of the clock signal by controlling the test signal or the voltage level of the connection test signal without physically being amended by the layout. CONSTITUTION: A clock delay circuit(200) using a variable MOS capacitance includes a connection line(CL) and a first to a nth MOS capacitors(MCAP1-MCAPn). The connection line connects the input node to input the clock signal and the output node to output the clock signal. The first to the nth MOS capacitors delay the clock outputted through the connection line connected to the connection line. Each of MOS capacitors has various gate capacitances corresponding to the first to the nth test signals.
摘要翻译：目的：提供使用可变MOS电容的时钟延迟电路，通过控制测试信号或连接测试信号的电压电平来控制时钟信号的延迟量，而不会被布局物理地修改。构成：使用可变MOS电容的时钟延迟电路（200）包括连接线（CL）和第一至第N MOS电容器（MCAP1-MCAPn）。连接线连接输入节点输入时钟信号和输出节点输出时钟信号。第一个到第n个MOS电容延迟通过连接到连接线的连接线输出的时钟。每个MOS电容器具有对应于第一至第N测试信号的各种栅极电容。

19. 发明授权

KR100446635B1 깊이 이미지 기반 3차원 객체 표현 장치 및 방법 失效
标题翻译： 깊이이미지기반3차원객체표현장치및방법
公开(公告)号：KR100446635B1
公开(公告)日：2004-09-04
申请号：KR1020020067970
申请日：2002-11-04
申请人： 삼성전자주식회사
发明人： 박인규 , 지르코프알렉산드라올레고비치 , 한만진
IPC分类号： G06T13/40 , G06T17/00
CPC分类号： G06T15/205 , G06T15/405 , G06T17/005
摘要： 깊이 이미지 기반 3차원 객체 표현 장치 및 방법이 개시된다. 일군의 깊이 이미지 기반 표현(Depth Image-Based Representation : DIBR)은 깊이 이미지 포맷(DepthImage), 옥트리 이미지(OctreeImage) 포맷, 및 포인트 텍스쳐(PointTexture) 포맷을 가지며 종래의 다각형 3차원 표현의 대안으로 채택될 수 있다. 깊이 이미지는 객체를 자신의 참조 이미지들의 집합과 대응하는 깊이맵에 의해 표현한다. 옥트리 이미지는 동일한 데이터를 간결한 참조 이미지의 집합과 복셀 이미지에 상응하는 인덱스의 트리인 계층적 옥트리 구조의 복셀 모델로 변환한다. 포인트텍스쳐는 객체를 규칙적인 2차원 격자상으로 투영함으로써 3차원 색상 점들의 집합으로 표현한다. 깊이 이미지와 옥트리 이미지는 애니메이션 버전을 가지며, 이 때, 참조 이미지들은 동영상으로 대체된다. DIBR 포맷은 3차원 스캐닝과 다중 소스 비디오 데이터로부터 3차원 모델 생성하는 것이 매우 용이하다. MPEG-4 프레임워크에 의해 주요 DIBR 포맷으로부터 3차원 모델을 효과적으로 취급하는 유연한 도구를 구성할 수 있다.
摘要翻译：提供了一系列用于使用深度图像表示三维对象的节点结构。这些节点结构可以用于传统多边形3D表示的MPEG-4 AFX。家庭的主要格式是DepthImage，PointTexture和OctreeImage。 DepthImage通过其参考图像和相应深度图的联合表示对象。 PointTexture将对象表示为通过投影到常规2D网格参数化的一组着色点。 OctreeImage将相同的数据转换为分层八叉树结构的体素模型，一组紧凑的参考图像和一个体素图像对应索引树。 DepthImage和OctreeImage具有动画版本，其中参考图像被视频流替换。 DIBR格式非常适用于3D距离扫描和多源视频数据的3D模型构建。 MPEG-4框架允许构建主要DIBR格式的各种表示形式，为3D模型的有效工作提供了灵活的工具。 DIBR格式的压缩是通过将图像（视频）压缩技术应用于深度图和参考图像（视频流）来实现的。

20. 发明公开

KR1020040076143A 반도체 메모리 장치 有权
标题翻译：半导体存储器件，其中未检测到位线对
公开(公告)号：KR1020040076143A
公开(公告)日：2004-08-31
申请号：KR1020030011492
申请日：2003-02-24
申请人： 삼성전자주식회사
发明人： 박인규
IPC分类号： G11C7/00
CPC分类号： G11C7/12 , G11C7/1006 , G11C7/22 , G11C2207/104 , G11C2207/229
摘要： PURPOSE: A semiconductor memory device is provided to reduce power consumption during a write operation. CONSTITUTION: The semiconductor memory device comprises a plurality of memory cell array blocks each comprising a plurality of memory cells connected between a plurality of word line pairs and a plurality of bit line pairs. As to each memory cell array blocks, a column selection circuit comprises a plurality of first transmission transistors transmitting data only between a bit line pair and a write bit line pair selected among the plurality of bit line pairs in response to a plurality of write control signals, and a plurality of second transmission transistors transmitting data only between the selected bit line pair and a sense bit line pair in response to a plurality of read control signals. And a precharge and write control circuit precharges and equalizes the sense bit line pair in response to a precharge enable signal during a precharge operation, and generates the plurality of read control signals in response to a write enable signal and a plurality of column selection signals during a read operation, and generates the plurality of write control signals in response to a block selection signal and the write enable signal and the precharge enable signal and the plurality of column selection signals during a write operation.
摘要翻译：目的：提供半导体存储器件，以减少写操作期间的功耗。构成：半导体存储器件包括多个存储单元阵列块，每个存储单元阵列块包括连接在多个字线对和多个位线对之间的多个存储单元。对于每个存储单元阵列块，列选择电路包括多个第一透射晶体管，其响应于多个写入控制信号而仅在位线对和在多个位线对中选择的写位线对之间传输数据以及响应于多个读取控制信号而在选择的位线对和感测位线对之间传输数据的多个第二传输晶体管。并且预充电和写入控制电路在预充电操作期间响应于预充电使能信号对感测位线对进行预充电和均衡，并且响应于写使能信号和多个列选择信号而在多个读控制信号期间产生多个读控制信号读操作，并且在写操作期间响应于块选择信号和写使能信号和预充电使能信号和多个列选择信号而产生多个写控制信号。

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