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121. 发明公开

KR1020050049720A 센스 앰프를 구비한 비휘발성 반도체 메모리 장치 失效
标题翻译：具有速度感测放大器的非挥发性半导体存储器
公开(公告)号：KR1020050049720A
公开(公告)日：2005-05-27
申请号：KR1020030083427
申请日：2003-11-24
申请人： 삼성전자주식회사
发明人： 이승근 , 박진성
IPC分类号： G11C16/26
CPC分类号： G11C16/28
摘要： 본 발명은 센스앰프를 구비하는 비휘발성 반도체 메모리 장치에 관한 것으로 본발명에 따른 반도체 메모리 장치는, 레퍼런스 셀과의 셀 전류차를 비교함에 의해 선택된 메모리 셀에 저장된 데이터를 센싱하는 센스앰프를 구비한 비휘발성 반도체 메모리 장치에 있어서: 상기 레퍼런스 셀과 상기 센스앰프를 연결하는 레퍼런스 라인 및 상기 선택된 메모리 셀과 상기 센스앰프를 연결하는 데이터 라인에 병렬로 연결되어 상기 레퍼런스 라인 및 상기 데이터 라인의 전류를 함께 증가시키기 위한 전류 싱크부와; 상기 전류 싱크부와 함께 전류 미러를 구성하며, 스위칭 유닛을 구비하여 상기 전류 싱크부의 싱크 전류를 제어하는 싱크 전류 제어부를 구비함을 특징으로 한다. 본 발명에 따르면, 데이터 센싱속도를 개선할 수 있고 메모리 셀의 특성에 따라 센싱전류를 조절할 수 있는 효과가 있다.

122. 发明授权

KR100269276B1 트렌치형성방법,이를이용한소자분리방법및반도체장치의제조방법 失效
标题翻译： TRENCH形成方法，使用TRENCH的元件隔离方法和半导体器件的制造方法
公开(公告)号：KR100269276B1
公开(公告)日：2000-10-16
申请号：KR1019920017437
申请日：1992-09-24
申请人： 삼성전자주식회사
发明人： 정동진 , 박진성 , 이우성 , 이병훈
IPC分类号： H01L27/108
摘要： PURPOSE: A method for forming a trench, a method for dividing devices and a method for fabricating a semiconductor device thereby are provided to control the depth of the trench easily by adjusting the depth of an oxide layer, which is used as an etching stop layer in a trench etching process, in the semiconductor substrate. CONSTITUTION: An oxide film(22) is formed on a semiconductor substrate(100) by a predetermined depth. A photoresist is deposited on the semiconductor substrate(100), exposed by using a mask, and developed, so that a mask pattern is formed. The semiconductor substrate(100) is etched by using the oxide film(22) as an etching stop layer and applying the mask pattern, so that a trench(15) is formed. Then, the mask pattern is removed.
摘要翻译：目的：提供一种用于形成沟槽的方法，用于分割器件的方法和由此制造半导体器件的方法，以通过调节用作蚀刻停止层的氧化物层的深度来容易地控制沟槽的深度在沟槽蚀刻工艺中，在半导体衬底中。构成：在半导体衬底（100）上形成预定深度的氧化物膜（22）。光致抗蚀剂沉积在半导体衬底（100）上，通过使用掩模曝光并显影，从而形成掩模图案。通过使用氧化膜（22）作为蚀刻停止层并施加掩模图案来蚀刻半导体衬底（100），从而形成沟槽（15）。然后，去除掩模图案。

123. 发明授权

KR100247910B1 반도체장치 및 그의 제조방법 失效
公开(公告)号：KR100247910B1
公开(公告)日：2000-03-15
申请号：KR1019920027591
申请日：1992-12-31
申请人： 삼성전자주식회사
发明人： 이우성 , 박진성 , 정재경 , 이병훈
IPC分类号： H01L21/31
摘要： 이 발명은 반도체 장치의 제조 방법에 관한 것이다. 이 발명은 트렌치를 형성한 후, 트렌치의 내주면을 이루는 실리콘반도체기판 표면내에 산소이온주입을 실시하고 고온에서 질소가스(N2) 또는 불활성 기체를 사용하여 열처리하여 트렌치 내주면 하부의 실리콘반도체기판 내에 소정 두께의 절연물층을 형성한다. 이 발명에 의하면, 상기한 절연물층에 의해서 트렌치 내에 형성되는 커패시터간의 펀치-스루우 현상의 발생을 억제시킬 수 있다. 따라서, 디바이스의 특성을 개선시킬 수 있는 효과가 있다.

124. 发明授权

KR100224650B1 반도체장치의 제조방법 失效
公开(公告)号：KR100224650B1
公开(公告)日：1999-10-15
申请号：KR1019920007287
申请日：1992-04-29
申请人： 삼성전자주식회사
发明人： 박진성 , 김동원 , 정재경 , 김영남
IPC分类号： H01L29/76
摘要： 본 발명은 듀얼게이트를 갖는 MOS디바이스의 P형 폴리게이트에서의 붕소이온의 침투를 억제하는 반도체장치의 제조방법에 관한 것으로, P형 게이트를 갖는 반도체장치의 제조방법에 있어서, 상기 P형 게이트는 반도체기판상에 옥시나이트라이드층을 형성하고 그 위에 비정질 실리콘층과 폴리실리콘층을 연속으로 형성한 후 상기 옥시나이트라이드층과 비정질실리콘층 및 폴리실리콘층을 게이트패턴으로 패터닝한 다음 붕소 또는 붕소화합물을 주입하여 형성하는 것을 특징으로 하며 반도체 디바이스의 안정화를 도모한다.

125. 发明公开

KR1019980034802A 커패시터 콘택 에칭 공정의 균일도 테스트 구조와그 테스트 구조의 제조 방법 및 그 테스트 구조를 이용한 테스트 방법 失效
标题翻译：电容器接触蚀刻工艺的均匀性测试结构，制造该测试结构的方法以及使用该测试结构的测试方法
公开(公告)号：KR1019980034802A
公开(公告)日：1998-08-05
申请号：KR1019960052965
申请日：1996-11-08
申请人： 삼성전자주식회사
发明人： 박진성
IPC分类号： H01L27/108
摘要： 본 발명은 반도체 메모리 소자의 셀 구조에서 커패시터 컨택 에칭 공정에 관한 균일도를 테스트하기 위한 테스트 구조와 그 테스트 구조의 제조 방법 및 그 테스트 구조를 이용한 테스트 방법에 관한 것이다.
커패시터 오버 비트 라인(COB)과 같은 구조에서 커패시터 컨택의 에칭은 절연층에 대한 에칭 뿐만 아니라 폴리머의 증착이 동시에 이루어지기 때문에, 원하는 공정 요구 조건을 충족시키고 공정 결과의 균일도를 확보하기 위해서는 에칭을 수행하는 이온과 폴리머의 증착을 유발하는 라디칼과의 관계를 조절하면 된다. 그런데 에칭 공정 후 균일도를 평가하는 종래의 방법은 이온에 의한 에칭의 균일도와 폴리머 증착의 균일도를 분리해서 평가할 수 없다는 문제점이 있다. 즉, 불균일이 발생할 경우 그 원인을 규명할 수 없는 것이다.
따라서 본 발명은, 캐버티가 형성된 절연층과 그 캐버티의 상부에 하부 면이 일부 노출된 포토 레지스트층을 실리콘 기판 위에 형성한 테스트 구조를 마련하고, 에칭을 수행하는 이온과 폴리머 증착을 유발하는 라디칼의 이동 특성이 상이한 점을 이용하여, 동시에 진행되는 에칭과 증착을 각각 분리하여 그 균일도를 평가하는 것이다. 즉, 캐버티에 노출된 포토 레지스트층의 하부 면에는 폴리머의 증착만 일어나고 캐버티의 하부 면에는 에칭이 증착보다 크기 때문에 결과적으로 에칭이 일어난다. 그러므로 폴리머의 증착 두께와 캐버티 하부 절연층의 에칭 깊이를 각각 측정함으로써 불균일의 원인을 규명할 수 있다는 이점이 있다.

126. 发明公开

KR1019970051410A 반도체 메모리 장치의 테스트 방법 失效
公开(公告)号：KR1019970051410A
公开(公告)日：1997-07-29
申请号：KR1019950053526
申请日：1995-12-21
申请人： 삼성전자주식회사
发明人： 윤석재 , 박진성
IPC分类号： G11C29/00
摘要： 1. 청구범위에 기재된 발명이 속하는 기술 분야
반도체 메모리 장치의 테스트 기술에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
웨이퍼 레벨에서 결함이 있는 쎌에 대해 초기 스크린으로 페일을 유발하면 수율을 높게할 수 있을 뿐만 아니라 테스트 및 조립비용을 절감할 수 있는 반도체 메모리 장치 및 테스트회로를 제공함에 있다.
3. 발명의 해결방법의 요지
데이터의 기입 및 독출을 할 수 있는 다수개의 메모리 쎌들을 가지는 메모리 쎌 어레이와, 상기 메모리 쎌들과 접속된 비트라인들과, 상기 비트라인과 접속된 프리차아지 트랜지스터들을 가지는 반도체 메모리 장치에 있어서: 상기 메모리 쎌들을 테스트할 때의 기입동작은 상기 프리차아지 트랜지스터들을 오프시킨후 기입동작을 수행하고, 패키지 단계에서의 기입동작은 상기 프리차아지 트랜지스터들을 턴온시켜 상기 비트라인들을 프리차아지 시킨후 기입동작을 수행하기 위한 프리차아지 제어신호를 발생하는 제어수단을 가짐을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.

127. 发明授权

KR1019950009937B1 반도체소자의 게이트절연막 형성방법 失效
标题翻译：盖绝缘膜形成半导体器件的方法
公开(公告)号：KR1019950009937B1
公开(公告)日：1995-09-01
申请号：KR1019920017190
申请日：1992-09-21
申请人： 삼성전자주식회사
发明人： 이병훈 , 박진성 , 이우성 , 정동진
IPC分类号： H01L21/31
摘要： charging a semiconductor wafer in a furnace of 800 deg.C and flowing N2 gas of 15SLM in the furnace for 10 mins.; raising the furnace temperature to 10 deg.C/min. with stoppage of supply of N2 gas; flowing N2O gas of 10SLM and O2 gas of 0.2 SLM in the furnace for 10 mins., and raising the furnace temparature to 950 deg.C; reflowing the N2O gas and the O2 gas for 25 min. so as to grow an oxide film to 80 angstrom thickness; stopping supply of the N2O and O2 gases, and flowing N2 gas for 10 mins.; lowering the furnace temperature to 800 deg,C with 10 deg,C/min. rate in the state of N2 gas flowing; and discharging the semiconductor wafer from the furnace. The gate oxide film with high reliability and quality is manufactured in a short time.
摘要翻译：在800℃的炉中加入半导体晶片并在炉中流动15SLM的N 2气10分钟; 将炉温提高到10℃/ min。停止供应N2气; 将10SLM的N2O气体和0.2SLM的O 2气体在炉中延伸10分钟，并将炉温升至950℃; 回流N2O气体和O2气体25分钟。以使氧化膜生长至80埃厚度; 停止供应N2O和O2气体，并使N2气流动10分钟。将炉温降至800度，C以10度C / min降低。氮气流量状况; 并从炉中排出半导体晶片。高可靠性和高品质的栅极氧化膜在短时间内制造。

128. 发明公开

KR1019940016574A 반도체장치 및 그의 제조방법 失效
公开(公告)号：KR1019940016574A
公开(公告)日：1994-07-23
申请号：KR1019920027591
申请日：1992-12-31
申请人： 삼성전자주식회사
发明人： 이우성 , 박진성 , 정재경 , 이병훈
IPC分类号： H01L21/31
摘要： 이 발명은 반도체장치의 제조방법에 관한 것을 개재한다. 이 발명은 트렌치를 형성한 후 실리콘반도체기판내에 산소이온주입을 실시하고 고온에서 질소(N
2 ) 또는 불활성 기체를 사용하여 열처리하여 트렌치 주변에 소정 두께의 절연물층인 옥사이드절연막을 형성시킨 반도체장치의 제조방법에 관한 것이다. 이 발명에 의하면 실리콘반도체기판내에 절연막층을 형성함으로써 실내의 캐패시터간의 펀치-스루우 현상의 발생을 억제시킬 수 있다. 따라서 디바이스의 특성을 개선시킬 수 있는 효과가 있다.

129. 发明公开

KR1019930022592A 반도체 장치의 제조 방법 无效
公开(公告)号：KR1019930022592A
公开(公告)日：1993-11-24
申请号：KR1019920005783
申请日：1992-04-07
申请人： 삼성전자주식회사
发明人： 박진성 , 이우성
IPC分类号： H01L29/78
摘要： 본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 MOS 디바이스 폴리사이드 게이드 형성 방법에 관한 것이다. 본 발명에 의하면M 폴리실리콘 상의 자연산화막을 HF 증기로 제거한 다음 망기 폴리실리콘상에 금속을 침적한 후 열처리하는 것을 특징으로 폴리사이드 게이트 전극 형성방법이 제공된다. 따라서 본 발명에 의하면 폴리사이드를 형성하기 위한 금속의 증착전에 HF 증기를 이용하여 잔연산화막을 제거함으로써 금속실리사이드의 응집현상의 발생을 억제시키고 게이트산호막의 열화를 방지할 수 있게 되어 디바이스에의 적용시 신뢰성 향상에 기여할 수 있게 된다.

130. 发明授权

KR102126032B1 다채널 형광 검출 모듈 및 이를 포함하는 핵산 분석 시스템 有权
公开(公告)号：KR102126032B1
公开(公告)日：2020-07-08
申请号：KR1020130091171
申请日：2013-07-31
申请人： 삼성전자주식회사
发明人： 김경호 , 정원석 , 지성민 , 김준호 , 남궁각 , 박진성
IPC分类号： G01N35/08 , G01N21/64 , C12Q1/68

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