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91. 发明申请

WO2012035605A1 情報処理装置および情報処理装置の制御方法审中-公开
标题翻译：信息处理装置和控制信息处理装置的方法
公开(公告)号：WO2012035605A1
公开(公告)日：2012-03-22
申请号：PCT/JP2010/065763
申请日：2010-09-13
申请人：富士通株式会社 , 秋保晋 , 畑井田誠 , 伊藤大介 , 細川由佳
发明人：秋保　晋 , 畑井田　誠 , 伊藤　大介 , 細川　由佳
IPC分类号： G06F12/08
CPC分类号： G06F12/121 , G06F12/08 , G06F12/0826
摘要：　複数の情報処理部中の一の情報処理部のデータ格納領域に格納されたデータを保持しているＣＰＵ又は当該ＣＰＵを有する情報処理部を示す情報を、データ格納領域に夫々対応するエントリを有する第１のフォーマットで登録するディレクトリを有し、第１のフォーマットの複数のエントリのうちデータを使用しないものとして登録されたエントリを除くことによりエントリ数を減らした第２のフォーマットに変換する構成を設ける。
摘要翻译：信息处理装置具有目录，其中表示维护存储在多个信息处理单元中的一个信息处理单元的数据存储区域中的数据或表示具有这样的CPU的信息处理单元的CPU的信息被登记在第一格式在数据存储区域中具有相应的对应条目。信息处理装置被配置为通过从第一格式的多个条目中排除登记为不使用数据的条目来转换为其中条目数量减少的第二格式。

92. 发明申请

WO2004061677A3 SPECULATIVE DISTRIBUTED CONFLICT RESOLUTION FOR A CACHE COHERENCY PROTOCOL 审中-公开
标题翻译： “高速缓存协议”的分布式分布式冲突解决方案
公开(公告)号：WO2004061677A3
公开(公告)日：2006-02-16
申请号：PCT/US0337782
申请日：2003-11-26
申请人： INTEL CORP
发明人： HUM HERBERT , GOODMAN JAMES , BEERS ROBERT , RAJNISH GHUGHAL
IPC分类号： G06F12/08 , G06F15/16 , G06F17/30
CPC分类号： G06F12/0831 , G06F12/0826 , G06F2212/622
摘要： A conflict resolution technique provides consistency such that all conflicts can be detected by at least one of the conflicting requestors if each node monitors all requests after that node has made its own request. If a line is in the Exclusive, Modified or Forward state, conflicts are resolved at the node holding the unique copy. The winner of the conflict resolution, and possibly the losers, report the conflict to the home node, which pairs conflict reports and issues forwarding instructions to assure that all requesting nodes eventually receive the requested data. If a requested cache line is either uncached or present only in the Shared state, the home node provides a copy of the cache node and resolves conflicts. In one embodiment, a blackout period after all responses until an acknowledgement message has been received allows all conflicting nodes to be aware of conflicts in which they are involved.
摘要翻译：冲突解决技术提供一致性，使得如果每个节点在该节点已经做出其自己的请求之后监视所有请求，则冲突请求者中的至少一个可以检测所有冲突。如果一行处于“独占”，“修改”或“转发”状态，则在保存唯一副本的节点处解决冲突。冲突解决的胜利者以及可能的失败者将冲突报告给家庭节点，该家庭节点对冲突报告和发出转发指令，以确保所有请求节点最终都接收到所请求的数据。如果所请求的高速缓存行被解除或仅在共享状态下存在，则家庭节点提供缓存节点的副本并解决冲突。在一个实施例中，在接收到确认消息之后的所有响应之后的停电时段允许所有冲突节点都知道它们涉及的冲突。

93. 发明申请

WO00000891A1 SPLIT DIRECTORY-BASED CACHE COHERENCY TECHNIQUE FOR A MULTI-PROCESSOR COMPUTER SYSTEM 审中-公开
标题翻译：用于多处理器计算机系统的基于分布式的基于速度的高速缓存技术
公开(公告)号：WO00000891A1
公开(公告)日：2000-01-06
申请号：PCT/US1999/008065
申请日：1999-04-13
IPC分类号： G06F12/08 , G06F15/177 , G06F11/00 , G06F13/00 , G06F13/38
CPC分类号： G06F12/0826
摘要： A split directory-based cache coherency technique utilizes a secondary directory in memory to implement a bit mask used to indicate when more than one processor (16) cache in a multi-processor computer system (60) contains the same line of memory (50) which thereby reduces the searches required to perform the coherency operations and the overall size of the memory (50) needed to support the coherency system. The technique includes the attachment of a coherency tag (106) to a line of memory (104) so that its status can be tracked without having to read each processor (16) cache (102) to see if the line of memory (104) is contained within the cache (102). In this manner, only relatively short cache coherency commands need be transmitted across the communication network (68) (which may comprise a Sebring ring) instead of across the main data path bus thus freeing the main bus from being slowed down by cache coherency data transmissions while removing the bandwidth limitations inherent in other cache coherency techniques. The technique disclosed may be further expanded to incorporate the bus lock capability of bus-based systems compatible with the requirements for multi-processor synchronization.
摘要翻译：基于分割目录的高速缓存一致性技术利用存储器中的次目录来实现用于指示多处理器计算机系统（60）中的多于一个处理器（16）高速缓存包含相同行存储器（50）的位掩码，从而减少执行一致性操作所需的搜索以及支持一致性系统所需的存储器（50）的总体大小。该技术包括将一致性标签（106）附加到存储器行（104），使得可以跟踪其状态而不必读取每个处理器（16）高速缓存（102）以查看存储器行（104）被包含在高速缓存（102）内。以这种方式，仅通过通信网络（68）（可能包括塞布林环）而不是跨主数据路径总线传输相对较短的缓存一致性命令，从而使主总线免受缓存一致性数据传输同时消除其他高速缓存一致性技术中固有的带宽限制。所公开的技术可以进一步扩展，以结合与多处理器同步的要求兼容的基于总线的系统的总线锁定能力。

94. 发明申请

WO99026144A1 MULTI-DIMENSIONAL CACHE COHERENCE DIRECTORY STRUCTURE 审中-公开
标题翻译：多维缓存协调指导结构
公开(公告)号：WO99026144A1
公开(公告)日：1999-05-27
申请号：PCT/US1998/024492
申请日：1998-11-17
IPC分类号： G06F12/08
CPC分类号： G06F12/0826
摘要： A cache coherence system and method for use in a multiprocessor computer system having a plurality of processors, a memory and an interconnect network connecting the plurality of processors to the memory. The memory includes a plurality of lines and a cache coherence directory structure having a plurality of directory structure entries. Each of the directory structure entries is associated with one of the plurality of lines and each directory structure entry includes processor pointer information, expressed as a set of bit vectors, indicating the processors that have cached copies of lines in memory.
摘要翻译：一种在具有多个处理器的多处理器计算机系统中使用的高速缓存一致性系统和方法，将多个处理器连接到存储器的存储器和互连网络。存储器包括具有多个目录结构条目的多行和高速缓存一致性目录结构。目录结构条目中的每一个都与多个行中的一个相关联，并且每个目录结构条目包括表示为一组位向量的处理器指针信息，指示在存储器中具有高速缓存的副本的处理器。

96. 发明专利

JP2014186675A Operation processing device, information processing device, and control method of information processing device 有权
标题翻译：操作处理装置，信息处理装置以及信息处理装置的控制方法
公开(公告)号：JP2014186675A
公开(公告)日：2014-10-02
申请号：JP2013062811
申请日：2013-03-25
申请人： Fujitsu Ltd , 富士通株式会社
发明人： AOYANAGI TAKAHIRO , IKEDA YOSHIRO
IPC分类号： G06F12/08
CPC分类号： G06F12/0811 , G06F12/0804 , G06F12/0817 , G06F12/0826 , G06F2212/1048 , Y02B60/1225 , Y02D10/13
摘要： PROBLEM TO BE SOLVED: To provide an operation processing device, an information processing device, and a control method of the information processing device capable of reducing an access frequency to a memory.SOLUTION: In an operation processing device connected to the other operation processing device, the operation processing device includes: an operation processing part for performing operation processing using first data managed by itself and second data acquired from the other operation processing device; a memory part for storing third data in addition to the first data and the second data; a setting part for setting the operation processing part to an operation state or a non-operation state; and a cache memory part for holding the first data and the second data. The operation processing device further includes a control part for reading the requested third data from the memory part so as to be stored in the cache memory part and transmitting the read third data to the other operation processing part when a cache miss occurs in the cache memory part as a result of requesting the third data from the other operation processing device when the setting part sets the operation processing part to the non-operation state.
摘要翻译：要解决的问题：提供能够减少对存储器的访问频率的信息处理设备的操作处理设备，信息处理设备和控制方法。解决方案：在连接到另一操作处理设备的操作处理设备操作处理装置包括：操作处理部分，用于使用其自身管理的第一数据和从其他操作处理装置获取的第二数据进行操作处理; 除了第一数据和第二数据之外还存储第三数据的存储部分; 用于将操作处理部分设置为操作状态或非操作状态的设置部分; 以及用于保存第一数据和第二数据的高速缓冲存储器部分。操作处理装置还包括控制部分，用于从存储器部分读取所请求的第三数据，以便存储在高速缓冲存储器部分中，并且当超高速缓冲存储器中发生高速缓存未命中时将读出的第三数据发送到另一个操作处理部分作为在设置部将操作处理部设置为非操作状态时从另一操作处理装置请求第三数据的结果的一部分。

97. 发明专利

JP4261487B2 Speculative distributed conflict resolution to the cache coherence protocol 有权
公开(公告)号：JP4261487B2
公开(公告)日：2009-04-30
申请号：JP2004565115
申请日：2003-11-26
申请人：インテルコーポレイション
发明人：グッドマン，ジェイムズ , ハム，ハーバート , ビアーズ，ロバート , ラニッシュ，ギュガル
IPC分类号： G06F12/08 , G06F15/16 , G06F17/30
CPC分类号： G06F12/0831 , G06F12/0826 , G06F2212/622

99. 发明专利

JP2005519391A Method and system for cache coherence dsm multiprocessor system without an increase in the share vector 审中-公开
公开(公告)号：JP2005519391A
公开(公告)日：2005-06-30
申请号：JP2003573550
申请日：2002-02-28
申请人：シリコン、グラフィクス、インコーポレイテッドSilicon Graphics, Inc.
发明人：マーティンエム．デネロフ，
IPC分类号： G06F12/08 , G06F12/00 , G06F12/06
CPC分类号： G06F12/0813 , G06F12/0817 , G06F12/0826
摘要：本発明は、分散共有記憶（ＤＳＭ）マルチプロセッサシステム（６００）において、キャッシュコヒーレンスを保持するための方法とシステムを目的としている。この方法は、受信ノードによって、共有アクセス要求（６２０、６２６）が受信されることによって開始される。ここで、受信ノードとは、アクセスしたい情報を持つ少なくとも１つの主記憶装置を有する任意のノードである。次に、その共有アクセス要求が、ローカルノード（６１１）から発生したのかリモートノード（６１３）から発生したのかを判断する。共有アクセス要求がローカルノードから発生した場合、共有アクセス要求は、共有アクセス要求として処理される。共有アクセス要求が認可され、共有ベクトルが生成または更新されて共有ローカルノードに反映される。

100. 发明授权

US10846164B2 System LSI and fault detection method for system LSI 有权
公开(公告)号：US10846164B2
公开(公告)日：2020-11-24
申请号：US15913449
申请日：2018-03-06
申请人： KABUSHIKI KAISHA TOSHIBA , TOSHIBA ELECTRONIC DEVICES & STORAGE CORPORATION
发明人： Naoaki Ohkubo , Jun Tanabe
IPC分类号： G06F11/07 , G06F12/084 , G06F13/00 , G06F12/0811 , G06F12/0817 , G06F12/0831 , G06F12/02
CPC分类号： G06F11/079 , G06F11/073 , G06F11/0751 , G06F12/0284 , G06F12/082 , G06F12/084 , G06F12/0811 , G06F12/0826 , G06F12/0835 , G06F13/00 , G06F12/0831 , G06F2212/1032 , G06F2212/1048 , G06F2212/1056 , G06F2212/621
摘要： A system LSI including: a first group including a first CPU and a first module; a second group including a second CPU and a second module having the same configuration as the first module has; and a shared memory including a first area for which cache coherency is maintained by an access from the first group, and a second area for which cache coherency is maintained by an access from the second group, the shared memory electrically connected to the first group and the second group. The first group includes a first bus through which cache coherency is maintained between the first CPU and the first module, and a second bus which electrically connects the first bus and the first module to each other. The second group includes a third bus through which cache coherency is maintained between the second CPU and the second module, and a fourth bus which electrically connects the third bus and the second module to each other.

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