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91. 发明专利

FR3047587A1 未知
公开(公告)号：FR3047587A1
公开(公告)日：2017-08-11
申请号：FR1651065
申请日：2016-02-10
申请人： DOLPHIN INTEGRATION SA
发明人： DEPEYROT GILLES , MONFORT OLIVIER
IPC分类号： G06F21/60 , G06F21/72
摘要： L'invention concerne un procédé de protection de données sensibles comprenant : entrer, par un dispositif de traitement (202), dans un mode d'accès à des données sensibles dans lequel des données sensibles sont accessibles ; restreindre, par un programme s'exécutant dans le mode d'accès à des données sensibles, une ou plusieurs plages d'adresses accessibles pour une fonction non sécurisée, et appeler, à partir du mode d'accès à des données sensibles, la fonction non sécurisée ; et entrer, par le dispositif de traitement (202), dans un autre mode de fonctionnement pour exécuter la fonction non sécurisée, pendant lequel le dispositif de traitement a accès seulement auxdites une ou plusieurs plages d'adresses accessibles.

92. 发明专利

GB2507001B Latch-based memory array 未知
公开(公告)号：GB2507001B
公开(公告)日：2016-04-20
申请号：GB201317927
申请日：2013-10-10
申请人： DOLPHIN INTEGRATION SA
发明人： SEVER ILAN
IPC分类号： G11C11/412 , G11C29/12 , G11C29/48 , H01L27/11

93. 发明专利

FR3025373A1 未知
公开(公告)号：FR3025373A1
公开(公告)日：2016-03-04
申请号：FR1457987
申请日：2014-08-26
申请人： DOLPHIN INTEGRATION SA
发明人： GRAND EMMANUEL , GENEVEY SEBASTIEN , VEITH ARTHUR , GILETTI PAUL
IPC分类号： H03F1/30
摘要： L'invention concerne un circuit amplificateur comprenant : un amplificateur (102) ayant une première entrée couplée à un nœud d'entrée du circuit amplificateur par l'intermédiaire d'une première résistance (R1) et une sortie couplée à une charge (104) par l'intermédiaire d'un condensateur de couplage (112), la sortie étant couplée à la première entrée par l'intermédiaire d'une deuxième résistance (R2) ; et un générateur de rampe de courant (114) adapté à fournir une rampe de courant à la première entrée de l'amplificateur pendant une phase de mise sous tension ou une phase de mise hors tension du circuit amplificateur pour contrôler la vitesse de charge ou de décharge du condensateur de couplage.

94. 发明专利

FR3000576A1 CIRCUIT D'ALIMENTATION 未知
公开(公告)号：FR3000576A1
公开(公告)日：2014-07-04
申请号：FR1262871
申请日：2012-12-27
申请人： DOLPHIN INTEGRATION SA
发明人： SIBEUD LOIC , GIMENEZ GREGOIRE
IPC分类号： G06F1/26 , H02H9/02 , H02J1/02
摘要： L'invention concerne un circuit d'alimentation pour contrôler une phase de mise sous tension d'un îlot d'un circuit intégré, le circuit comportant : un commutateur (102) contrôlé par un courant et couplé entre un rail de tension d'alimentation (104) et un rail de tension interne (105) de l'îlot.

95. 发明专利

FR2996950A1 RÉSEAU DE MÉMOIRE BASE SUR DES BASCULES 未知
公开(公告)号：FR2996950A1
公开(公告)日：2014-04-18
申请号：FR1259706
申请日：2012-10-11
申请人： DOLPHIN INTEGRATION SA
发明人： SEVER ILAN
IPC分类号： G11C5/02 , G11C11/40
摘要： L'invention concerne un réseau de mémoire comprenant des cellules mémoires agencées en une pluralité de colonnes (COL0-COL3) et en une pluralité de rangées (ROW0-R0W1), les cellules mémoires de chaque colonne étant couplées à au moins une ligne d'écriture commune (WRO, WR1) de leur colonne, les cellules mémoires de chaque rangée étant couplées à une ligne de sélection commune (SEL0-SEL1) de leur rangée, chacune des cellules mémoires comprenant une sortie de données (DOUT), chacune des sorties de données étant connectée indépendamment à un port de sortie (105A, 105B) du réseau de mémoire.

96. 发明专利

GB2507001A Memory array comprising individual test inputs per memory cell and output buffers 未知
公开(公告)号：GB2507001A
公开(公告)日：2014-04-16
申请号：GB201317927
申请日：2013-10-10
申请人： DOLPHIN INTEGRATION SA
发明人： SEVER ILAN
IPC分类号： G11C11/412 , G11C29/12 , G11C29/48 , H01L27/11
摘要： A memory array (100 fig 1) and method of use, the memory array comprising memory cells (102, figure 1) arranged in columns (COL0-COL3, fig 1) and rows (ROW0-R0W1, fig 1), the memory cells of each column being coupled to at least one common write line (WR0,WR1, figure 1) of their column, the memory cells of each row being coupled to a common selection line (SEL0-SEL1, fig 1) of their row, wherein each of the memory cells includes a latch (102, 302 fig 2,4) formed of a pair of inverters 402, 403 cross-coupled between first and second storage nodes 206, 208; a first transistor 404 (scan transistor) coupled between the first storage node and a first test data input 406; and a second transistor 408 (scan transistor) coupled between the second storage node and a second test data input 410. Each memory cell may comprise of an output Dout preferably independently connected to one or more output ports (105A, 105B fig 1) by means of buffers 220, 218. The gate of first and second transistors 404, 408 may be controlled by complimentary clock scanning signals allowing a single ended or differential chain scan operation of the memory array (fig 3). The invention provides for increased writing (programming), reading speeds and also fast global array resets.

97. 发明专利

FR2972087A1 CIRCUIT DE BASCULE COMMANDEE PAR IMPULSIONS 未知
公开(公告)号：FR2972087A1
公开(公告)日：2012-08-31
申请号：FR1151514
申请日：2011-02-24
申请人： DOLPHIN INTEGRATION SA
发明人： SCHMITT AURELIEN , JURE LIONEL
IPC分类号： H03K19/094 , H03K3/353 , H03K7/08 , H03K19/20
摘要： L'invention concerne un circuit de bascule commandée par impulsions comprenant : un bloc de mémorisation sur état (103) commandé par un signal en impulsion (PS) ; un multiplexeur (102) comprenant au moins deux entrées de données (D , D ) et une sortie de données ; et un inverseur (302) couplé entre la sortie de données du multiplexeur et une entrée de données du bloc de mémorisation sur état.

98. 发明专利

FR2963688A1 ARBRE D'HORLOGE POUR BASCULES COMMANDEES PAR IMPULSIONS 未知
公开(公告)号：FR2963688A1
公开(公告)日：2012-02-10
申请号：FR1157167
申请日：2011-08-04
申请人： DOLPHIN INTEGRATION SA
发明人： GIROUD MICKAEL , JURE LIONEL , MALLEM YAHIA
IPC分类号： G06F1/04 , G06F1/10 , H03K5/19
摘要： L'invention concerne un procédé de conception par ordinateur de circuit d'arbre d'horloge (200) comprenant une pluralité de générateurs d'impulsions (202) dont chacun est couplé à l'entrée d'une ou plusieurs bascules commandées par impulsion, chaque générateur étant agencé pour produire un signal en impulsion (PS) ; et un arbre de tampons (204) pour fournir un signal d'horloge (CLK) aux générateurs d'impulsions, ce procédé comprenant : la conception de l'arbre d'horloge sans générateurs d'impulsions sur la base d'une analyse temporelle par ledit ordinateur de la propagation de fronts d'horloge dans l'arbre d'horloge ; et le remplacement, par ledit ordinateur, dans l'arbre d'horloge d'au moins un tampon, couplé à l'entrée de chaque bascule commandée par impulsions, par un générateur d'impulsions

99. 发明专利

FR2919941B1 DISPOSITIF DE TEST DE CIRCUIT ANALOGIQUE 未知
公开(公告)号：FR2919941B1
公开(公告)日：2010-08-13
申请号：FR0757037
申请日：2007-08-10
申请人： DOLPHIN INTEGRATION SA
发明人： ESPALIEU FLORIAN , GILETTI PAUL , POULLET FREDERIC
IPC分类号： G06G7/62 , G01R31/3167 , H03M1/10
摘要： L'invention concerne un dispositif de test (20) d'un circuit analogique (12), destiné à équiper un circuit mixte (10) comprenant ce circuit analogique et un circuit numérique synchrone. Le dispositif de test comprend un émulateur de perturbations (22) relié à une première source d'alimentation (UrefD) susceptible de perturber une seconde source d'alimentation (UrefA) du circuit analogique, les première et seconde sources d'alimentation étant éventuellement confondues, l'émulateur étant adapté à recevoir des données représentatives de l'évolution, sur une durée donnée, de la moyenne (µI) et de l'écart-type (sigmaI) d'un premier courant d'appel (I) qui serait appliqué à la première source d'alimentation par le circuit numérique, et étant adapté à appliquer à la première source d'alimentation, sur des intervalles successifs, chaque intervalle successif ayant ladite durée, un second courant d'appel (Irep) égal à la somme de la moyenne et du produit de l'écart-type et d'un signal pseudoaléatoire variant selon une loi gaussienne.

100. 发明专利

FR2919953A1 MEMOIRE COMPRENANT UNE PARTIE NON VOLATILE 未知
公开(公告)号：FR2919953A1
公开(公告)日：2009-02-13
申请号：FR0756980
申请日：2007-08-07
申请人： DOLPHIN INTEGRATION SA
发明人： ZANGARA LOUIS , BELIARD PHILIPPE
IPC分类号： G11C14/00 , G11C11/40
摘要： L'invention concerne une mémoire comprenant un réseau de cellules mémoire (102) agencées en rangées et colonnes, chaque cellule étant apte à mémoriser au moins un premier bit de données et ayant une sortie agencée pour fournir ledit au moins un premier bit de données, une pluralité de groupes de lignes de bit (Bj1, Bj2), chaque groupe de lignes étant associée à une desdites rangées ou une desdites colonnes, la sortie de chaque cellule mémoire étant connectée à au moins une ligne de bit d'un groupe de lignes de bit, la connexion indiquant au moins un deuxième bit de données, le deuxième bit de données étant non volatile.

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