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91. 发明专利

AU2003299738A1 DOUBLE-GATE TRANSISTOR WITH ENHANCED CARRIER MOBILITY 未知
公开(公告)号：AU2003299738A1
公开(公告)日：2005-01-28
申请号：AU2003299738
申请日：2003-12-18
申请人： INTEL CORP
发明人： CHAU ROBERT , BOYANOV BOYAN , DOYLE BRIAN , KAVALIEROS JACK , MURTHY ANAND
IPC分类号： H01L21/336 , H01L29/10 , H01L29/78
摘要： An apparatus comprising: a substrate (150) having a substrate surface; characterised by a device (152) over the substrate surface comprising a device body (154), the device body (154) including a channel (494, 594) formed in a sidewall surface (136, 236) of the body (154) between a first junction region (203) and a second junction region (203); wherein the body (154) further comprises: a gate electrode (130, 230) wherein the first junction region (203) and the second junction region (303) are arranged adjacent the gate electrode; and wherein the substrate has a lattice spacing that is different than a lattice spacing of the body (154), wherein the body (154) is adapted to have a current flow in the channel (494, 594) substantially perpendicular to a surface of the substrate (150).

92. 发明专利

AU2003297950A1 A METHOD OF FORMING AN ELEMENT OF A MICROELECTRONIC CIRCUIT 未知
公开(公告)号：AU2003297950A1
公开(公告)日：2004-09-30
申请号：AU2003297950
申请日：2003-12-15
申请人： INTEL CORP
发明人： MURTHY ANAND , CHAU ROBERT , DOYLE BRIAN
IPC分类号： H01L21/20 , H01L29/12 , H01S5/34

93. 发明专利

AU2003261334A8 Prevention of lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier 未知
公开(公告)号：AU2003261334A8
公开(公告)日：2004-03-03
申请号：AU2003261334
申请日：2003-07-31
申请人： INTEL CORP
发明人： CHAU ROBERT , ARGHAVANI REZA , STOKLEY PATRICIA
IPC分类号： H01L21/28 , H01L21/336 , H01L29/51 , H01L29/78 , H01L29/49
摘要： A method and apparatus of preventing lateral oxidation through gate dielectrics that are highly permeable to oxygen diffusion, such as high-k gate dielectrics. According to one embodiment of the invention, a gate structure is formed on a substrate, the gate structure having an oxygen-permeable gate dielectric. An oxygen diffusion barrier is then formed on the sidewalls of the gate structure to prevent oxygen from diffusing laterally into the oxygen-permeable gate dielectric, thus preventing oxidation to the substrate underneath the gate dielectric or to the electrically conductive gate electrode overlying the gate dielectric.

94. 发明专利

AU2003231821A8 A method for making a semiconductor device having a high-k gate dielectric 未知
公开(公告)号：AU2003231821A8
公开(公告)日：2003-12-19
申请号：AU2003231821
申请日：2003-05-22
申请人： INTEL CORP
发明人： ARGHAVANI REZA , CHAU ROBERT
IPC分类号： H01L21/28 , H01L29/51 , H01L21/336 , H01L21/8238 , H01L21/8234
摘要： A method for making a semiconductor device is described. That method comprises forming on a substrate a dielectric layer that has a dielectric constant that is greater than the dielectric constant of silicon dioxide. An insulating layer, which is compatible with the dielectric layer and a gate electrode to be formed on the insulating layer, is formed on the dielectric layer, and a gate electrode is then formed on the insulating layer.

95. 发明专利

DE102021121938A1 DREIDIMENSIONALE GALLIUMNITRID (GAN) INTEGRIERTE-SCHALTUNGS-TECHNOLOGIE 未知
公开(公告)号：DE102021121938A1
公开(公告)日：2022-03-31
申请号：DE102021121938
申请日：2021-08-24
申请人： INTEL CORP
发明人： RADOSAVLJEVIC MARKO , THEN HAN WUI , THOMAS NICOLE , FISCHER PAUL B , CHAU ROBERT , SWAN JOHANNA , GOMES WILFRED , ELSHERBINI ADEL A , CHOI BEOMSEOK , KOIRALA PRATIK , TALUKDAR TUSHAR
IPC分类号： H01L27/092 , H01L23/50 , H01L23/522 , H01L29/20
摘要： Eine dreidimensionalen Technologie integrierter Schaltungen aus Galliumnitrid (GaN) wird beschrieben. Bei einem Beispiel umfasst eine integrierte Schaltungsstruktur eine Schicht umfassend Gallium und Stickstoff, eine Mehrzahl von Gate-Strukturen über der Schicht umfassend Gallium und Stickstoff, eine Source-Region auf einer ersten Seite der Mehrzahl von Gate-Strukturen, eine Drain-Region auf einer zweiten Seite der Mehrzahl von Gate-Strukturen, wobei die zweite Seite der ersten Seite gegenüberliegt, und eine Drain-Feldplatte über der Drain-Region, wobei die Drain-Feldplatte mit der Source-Region gekoppelt ist. Bei einem anderen Beispiel umfasst ein Halbleiter-Package ein Package-Substrat. Ein die einer ersten integrierten Schaltung (IC) ist mit dem Package-Substrat gekoppelt. Der erste IC-Die umfasst eine GaN-Bauelementeschicht und eine Si-basierte CMOS-Schicht.

96. 发明专利

DE112011105970B4 CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur 未知
公开(公告)号：DE112011105970B4
公开(公告)日：2020-12-03
申请号：DE112011105970
申请日：2011-12-19
申请人： INTEL CORP
发明人： RADOSAVLJEVIC MARKO , PILLARISETTY RAVI , DEWEY GILBERT , MUKHERJEE NILOY , KAVALIEROS JACK , RACHMADY WILLY , LE VAN H , CHU-KUNG BENJAMIN , METZ MATTHEW V , CHAU ROBERT
IPC分类号： H01L27/092 , H01L21/336 , H01L21/8238 , H01L29/267 , H01L29/41 , H01L29/78
摘要： Paar Halbleitervorrichtungen (110, 120), umfassend:einen ersten Nanodraht (112A, 112B), der über einem Substrat (101) angeordnet ist, wobei eine longitudinale Länge des ersten Nanodrahts ferner Folgendes umfasst:ein erstes Kanalgebiet eines Gruppe-IV-Halbleitermaterials;ein erstes Sourcegebiet (113) und ein erstes Draingebiet (113), die mit dem ersten Kanalgebiet elektrisch gekoppelt sind;einen ersten Gatestapel, der einen Gateisolator und einen Gateleiter (115) umfasst, die das erste Kanalgebiet vollständig koaxial umschlingen; undeinen zweiten Nanodraht (122A, 122B), der über dem Substrat (101) angeordnet ist, wobei der zweite Nanodraht ferner Folgendes umfasst:ein zweites Kanalgebiet eines Gruppe-III-V-Halbleitermaterials;ein zweites Sourcegebiet (123) und ein zweites Draingebiet (123), die mit dem zweiten Kanalgebiet elektrisch gekoppelt sind; undeinen zweiten Gatestapel, der einen Gateisolator und einen Gateleiter (125) umfasst, die das zweite Kanalgebiet vollständig koaxial umschlingen,wobei der erste Nanodraht (112A, 112B) innerhalb eines ersten vertikalen Nanodrahtstapels angeordnet ist, wobei jeder Nanodraht in dem ersten vertikalen Stapel ein Kanalgebiet aufweist, das im Wesentlichen aus dem Gruppe-IV-Material besteht, und wobei zwei angrenzende Nanodrähte in dem ersten vertikalen Stapel an einer Stelle entlang der longitudinalen Länge durch ein dazwischenliegendes kristallines Halbleitermaterial, das anders als das Gruppe-IV-Material ist, physikalisch verbunden sind.

97. 发明专利

DE112011105995B4 Herstellungsverfahren für eine nicht-planare Rundum-Gate-Schaltung 未知
公开(公告)号：DE112011105995B4
公开(公告)日：2020-08-06
申请号：DE112011105995
申请日：2011-12-23
申请人： INTEL CORP
发明人： RACHMADY WILLY , PILLARISETTY RAVI , LE VAN H , KAVALIEROS JACK T , CHAU ROBERT , KACHIAN JESSICA SEVANNE
IPC分类号： H01L21/336 , H01L29/41 , H01L29/775 , H01L29/78
摘要： Ein Verfahren (200), um ein Halbleiterbauelement zu bilden, umfassend:Bereitstellung (202) eines Substrats mit einer Oberfläche mit einer ersten Gitterkonstante und einer auf der Oberfläche des Substrats gebildeten Finne; die besagte Finne umfasst alternierende Schichten aus einem Halbleitermaterial mit einer zweiten Gitterkonstante und einem Opfermaterial mit einer dritten Gitterkonstante, wobei sich die zweite Gitterkonstante von der ersten Gitterkonstante und der dritten Gitterkonstante unterscheidet;Bildung (204) einer Gate-Opferelektrode über einem Kanalbereich der Finne;Bildung (206) eines Seitenwand-Abstandhalterpaares an gegenüberliegenden Seiten der besagten Gate-Opferelektrode, wobei ein Opferanteil der Finne aus jedem der besagten Seitenwand-Abstandhalter herausragt;Entfernen (208) des Opferanteils der Finne zur Freilegung der Source- und Drain-Bereiche des Substrats;Bildung (210) von eingebetteten epitaktischen Source- und Drain-Bereichen auf besagten Source- und Drain-Bereichen des Substrats, wobei die besagten eingebetteten epitaktischen Source- und Drain-Bereiche an die Finne gekoppelt sind und eine vierte Gitterkonstante besitzen, die sich von der ersten Gitterkonstante unterscheidet;Entfernen (212) der besagten Gate-Opferelektrode zur Freilegung des Kanalbereichs der Finne;Entfernung (214) des Opfermaterials zwischen den Schichten des Halbleitermaterials im Kanalbereich der Finne zur Bildung einer Vielheit Kanalnanodrähte, die besagte Vielheit Kanalnanodrähte beinhaltet einen untersten Kanalnanodraht;Auftragen (218) einer dielektrischen Gate-Schicht, die alle Kanalnanodrähte umschließt, undAuftragen (220) einer Gate-Elektrode auf der dielektrischen Schicht und die alle Kanalnanodrähte vollständig umschließt.

98. 发明专利

DE112007002737B4 Sb-Basierte CMOS-Vorrichtungen 未知
公开(公告)号：DE112007002737B4
公开(公告)日：2017-06-08
申请号：DE112007002737
申请日：2007-10-29
申请人： INTEL CORP
发明人： DATTA SUMAN , KAVALIEROS JACK , DOCZNY MARK , CHAU ROBERT , HUDAIT MANTU
IPC分类号： H01L27/092 , H01L21/8252 , H01L29/778
摘要： Eine CMOS-Vorrichtung aus Material der Gruppe III–V kann NMOS- und PMOS-Abschnitte aufweisen, die über mehrere ihrer Schichten hinweg im wesentlichen gleich sind. Dies kann es erleichtern, die CMOS-Vorrichtung herzustellen und Abweichungen der Wärmeausdehnungskoffizienten zwischen den NMOS- und PMOS-Abschnitten zu vermeiden.

99. 发明专利

GB2530195A Selective epitaxially grown III-V materials based devices 未知
公开(公告)号：GB2530195A
公开(公告)日：2016-03-16
申请号：GB201520312
申请日：2013-06-28
申请人： INTEL CORP
发明人： GOEL NITI , DEWEY GILBERT , METZ MATTHEW V , MUKHERJEE NILOY , RADOSAVLJEVIC MARKO , CHU-KUNG BENJAMIN , KAVALIEROS JACK T , CHAU ROBERT
IPC分类号： H01L21/203 , C30B23/02 , H01L21/02 , H01L29/66 , H01L29/78
摘要： A first III-V material based buffer layer is deposited on a silicon substrate. A second III-V material based buffer layer is deposited onto the first III-V material based buffer layer. A III-V material based device channel layer is deposited on the second III-V material based buffer layer.

100. 发明专利

DE112006001589B4 Verfahren zur Bildung von Halbleiterstrukturen 未知
公开(公告)号：DE112006001589B4
公开(公告)日：2012-10-25
申请号：DE112006001589
申请日：2006-06-20
申请人： INTEL CORP
发明人： BRASK JUSTIN , KAVALIEROS JACK , DOYLE BRAIN , SHAH UDAY , DATTA SUMAN , MAJUMDAR AMLAN , CHAU ROBERT
IPC分类号： H01L21/308 , H01L21/306 , H01L21/336 , H01L21/84 , H01L29/786
摘要： Verfahren zur Musterbildung eines monokristallinen Siliziumfilms, umfassend: Bilden einer Hartmaske auf einem monokristallinen Siliziumfilm, Ätzen des monokristallinen Siliziumfilms auf eine solche Weise, dass dieser auf die Hartmaske ausgerichtet wird, um eine mit einer Hartmaske abgedeckte monokristalline Siliziumstruktur mit einer Oberseite und einem Paar seitlich gegenüberliegender Seitenwände zu bilden, und Einwirkenlassen eines nasschemischen Ätzmittels auf den mit der Hartmaske abgedeckten monokristallinen Siliziumfilm, um einen Abschnitt des monokristallinen Siliziumfilms wegzuätzen, wobei das Ätzmittel NH4OH und Wasser umfasst und die NH4OH-Konzentration weniger als 1 Volumenprozent beträgt.

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