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91. 发明授权

KR100322476B1 디엠티-씨엠에프비 2단계로 구성된 다중-톤 변복조 시스템 失效
标题翻译： - 2 - 使用DMT-CMFB两步的多音收音机系统
公开(公告)号：KR100322476B1
公开(公告)日：2002-02-07
申请号：KR1019990057675
申请日：1999-12-14
申请人： 한국전자통신연구원
发明人： 김정학 , 유태환 , 이훈 , 이정진 , 김재근
IPC分类号： H04L27/02
CPC分类号： H04L5/023 , H04L27/2634 , H04L27/264 , H04L27/265 , H04M11/062
摘要： 본발명은비대칭디지털가입자(ADSL : Asymmetric Digital Subscriber Line) 변복조시스템과상호연동이가능한광대역다중-톤변복조시스템(multi-tone transceiver system)에관한것으로서, 이산다중-톤변복조시스템과코사인-변조필터뱅크(CMFB : Cosine-Modulated Filter Bank) 트랜스멀티플렉서를이용한 2단계변복조시스템에관한것이다. 상기 2 단계의변복조방식에서는 CMFB를채널전송특성에관계없이각각의부밴드간의상호간섭을최소화할수 있도록설계하여각 부밴드신호에대해물리적으로투명한전송채널을제공할수 있다. DMT-CMFB 2 단계변복조시스템은상대적으로단순한구조로구현할수 있으며, 각부채널의 DMT 변복조기능을구현할때 회로의고속동작능력을최대한이용하여고속퓨리에변환(FFT) 기능을다른부채널과공유하는구조로구현하여회로크기를대폭감소시킬수 있다. CMFB의변복조단계에서는다양한전송환경에서도부채널간의상호간섭이최소화될 수있도록완전복원에근사하면서간단히구현되는 CMFB 필터를구성하는것이중요하며본 발명에서는이러한필터의설계조건을포함한다.

92. 发明授权

KR100312413B1 룩-업테이블방식을이용한디지털파형정형필터링장치 失效
标题翻译：数字波形整形滤波器使用查表法
公开(公告)号：KR100312413B1
公开(公告)日：2001-12-12
申请号：KR1019980049109
申请日：1998-11-16
申请人： 한국전자통신연구원
发明人： 이정진 , 이훈 , 유태환
IPC分类号： H03H9/00
摘要： 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 룩-업 테이블 방식을 이용한 디지털 파형정형 필터링 장치에 관한 것임.
2. 발명이 해결하고자하는 과제
본 발명은 디지털 파형정형 필터를 구현함에 있어, 탭(Tap) 계수들을 승산하지 않고 룩-업 테이블화하여 메모리에 저장시켜 필터링시 이용하므로써, 칩의 면적을 현저하게 줄일 수 있는 디지털 파형정형 필터링 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결방법의 요지
본 발명은, 외부로부터 입력되는 동위상 심볼에 따라 소정의 탭(Tap) 계수들을 선택한 후, 선택한 탭 계수들을 다중화하여 다중화한 신호들을 가산하여 출력하는 동위상 필터링수단; 외부로부터 입력되는 직교 심볼에 따라 상기 소정의 탭(Tap) 계수들을 선택한 후, 선택한 탭 계수들을 다중화하여 다중화한 신호들을 가산하여 출력하는 직교 필터링수단; 및 상기 동위상 필터링수단에 의해 필터링된 신호와 상기 직교 필터링수단에 의해 필터링된 신호를 가산하여 출력하는 제 1 가산수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 고속 전송 시스템 등에서 간섭을 제거하는데 이용됨.

93. 发明授权

KR101770297B1 온라인 서비스 접속 방법 및 그 장치 有权
公开(公告)号：KR101770297B1
公开(公告)日：2017-09-05
申请号：KR1020100087663
申请日：2010-09-07
申请人： 삼성전자주식회사
发明人： 배주윤 , 이훈 , 김철회 , 최지훈
IPC分类号： G06Q50/10 , G06F21/31 , H04L29/06 , H04L9/32
CPC分类号： H04L63/0815 , H04L9/3226 , H04L63/0884
摘要： 단말에서선택된온라인서비스에대한정보와제 1 인증정보를외부장치로송신하고, 송신된정보를기초로검색된제 2 인증정보를외부장치로부터수신하여, 수신된제 2 인증정보를이용하여선택된온라인서비스에자동으로로그인하는온라인서비스접속방법이개시되어있다.

94. 发明授权

KR101371518B1 레퍼런스 스퍼를 감소시킬 수 있는 반도체 회로 및 위상고정 루프 有权
标题翻译：半导体电路和锁相环能够减少参考电压
公开(公告)号：KR101371518B1
公开(公告)日：2014-03-11
申请号：KR1020070113185
申请日：2007-11-07
申请人： 삼성전자주식회사
发明人： 이훈 , 최영돈
IPC分类号： G11C11/407 , G11C11/4074
摘要： 레퍼런스 스퍼를 감소시킬 수 있는 반도체 회로 및 위상 고정 루프가 개시된다. 본 발명에 따른 반도체 회로는 루프 필터 및 전류 공급 제어부를 구비한다. 루프 필터는 입력 전류를 수신하고 제어 전압을 생성한다. 전류 공급 제어부는 상기 루프 필터로 상기 입력 전류를 공급하거나 또는 차단하며, 상기 입력 전류의 공급/차단 여부를 랜덤하게 결정한다. 상기 루프 필터는 가변 캐패시터 유닛 또는 RC 필터로 구현될 수 있을 뿐만 아니라, 다양한 형태의 필터로 구현될 수 있다.

95. 发明公开

KR1020120118538A 멀티 칩 패키지, 이의 제조 방법, 및 멀티 칩 패키지를 포함하는 메모리 시스템 无效
标题翻译：多芯片封装，其制造方法以及具有多芯片封装的存储器系统
公开(公告)号：KR1020120118538A
公开(公告)日：2012-10-29
申请号：KR1020110035951
申请日：2011-04-19
申请人： 삼성전자주식회사
发明人： 이병현 , 이훈
IPC分类号： H01L23/12 , H01L23/48
CPC分类号： H01L23/5252 , G11C5/04 , G11C29/883 , H01L22/22 , H01L23/481 , H01L23/5256 , H01L24/13 , H01L24/16 , H01L24/32 , H01L24/94 , H01L25/0657 , H01L25/18 , H01L25/50 , H01L2224/0401 , H01L2224/05009 , H01L2224/06181 , H01L2224/13009 , H01L2224/16145 , H01L2224/32146 , H01L2224/94 , H01L2225/06513 , H01L2225/06541 , H01L2225/06565 , H01L2924/01005 , H01L2924/01047 , H01L2924/014 , H01L2924/12042 , H01L2924/1301 , H01L2924/1431 , H01L2924/1434 , H01L2924/1436 , H01L2924/1437 , H01L2924/1441 , H01L2924/1443 , H01L2924/14511 , H01L2224/81 , H01L2224/83 , H01L2924/00
摘要： PURPOSE: A multi-chip package, a manufacturing method thereof and a memory system including the multi-chip package are provided to improve a manufacturing yield by manufacturing the multi-chip package including a bad chip to be operated normally. CONSTITUTION: A normal chip(12-1) includes a logic circuit(18) and a plurality of connection circuits(17). A bad chip(12-2) includes a logic circuit(18-1) and a plurality of connection circuits(17-1). A penetration electrode(15) transmits input data, an address or command to the logic circuit. The penetration electrodes are connected to each other using a connection element(16). The connection circuit electrically connects the logic circuit and the penetration electrode.
摘要翻译：目的：提供一种多芯片封装及其制造方法以及包括该多芯片封装的存储器系统，以通过制造包括正常工作的不良芯片的多芯片封装来提高制造成品率。构成：正常芯片（12-1）包括逻辑电路（18）和多个连接电路（17）。坏芯片（12-2）包括逻辑电路（18-1）和多个连接电路（17-1）。穿透电极（15）将输入数据，地址或命令发送到逻辑电路。穿透电极使用连接元件（16）彼此连接。连接电路将逻辑电路和穿透电极电连接。

96. 发明公开

KR1020120025339A 온라인 서비스 접속 방법 및 그 장치 有权
标题翻译：用于连接在线服务的方法和装置
公开(公告)号：KR1020120025339A
公开(公告)日：2012-03-15
申请号：KR1020100087663
申请日：2010-09-07
申请人： 삼성전자주식회사
发明人： 배주윤 , 이훈 , 김철회 , 최지훈
IPC分类号： G06Q50/10 , G06F21/31 , H04L29/06 , H04L9/32
CPC分类号： H04L63/0815 , H04L9/3226 , H04L63/0884 , G06F21/31 , H04L9/32
摘要： PURPOSE: An online service connecting method and apparatus thereof are provided to eliminate the duplicate work of a user by synchronizing data between devices. CONSTITUTION: Information for an online service selected by a terminal and first authentication information are transmitted to an external apparatus(110). Second authentication information searched by the transmitted information is received from the external apparatus(130). The selected online service is automatically logged in by using the received second authentication information. The identification information of the terminal is transmitted to the external apparatus(150).
摘要翻译：目的：提供在线服务连接方法及其装置，以通过在设备之间同步数据来消除用户的重复工作。构成：由终端选择的在线服务的信息和第一认证信息被发送到外部设备（110）。从外部设备（130）接收由发送的信息搜索的第二认证信息。通过使用接收到的第二个身份验证信息自动登录所选的在线服务。终端的识别信息被发送到外部设备（150）。

97. 发明公开

KR1020100083219A 페이지 사이즈를 조절할 수 있는 반도체 장치 有权
标题翻译：用于调整页面大小的半导体器件
公开(公告)号：KR1020100083219A
公开(公告)日：2010-07-22
申请号：KR1020090002495
申请日：2009-01-13
申请人： 삼성전자주식회사
发明人： 이훈 , 강욱성 , 정회주
IPC分类号： G11C8/12 , G11C7/00
CPC分类号： G11C8/10 , G11C5/00 , G11C5/02 , G11C8/06 , G11C8/12
摘要： PURPOSE: A semiconductor device is provided to control one or at least two of a plurality of banks to be enabled by using a page size controller. CONSTITUTION: A memory cell array(50) comprises a plurality of banks. A page size controller(30) decode a part of a bank selection address, a part of power voltage, the rest of the bank selection address to control one or at least two banks to be enable. A chip selector(41) generates an enable signal for enabling a page size controller when a part of the bank select address and chip selection address are matched with a semiconductor ID.
摘要翻译：目的：提供一种半导体器件，用于通过使用页面大小控制器来控制要启用的多个存储体中的一个或至少两个。构成：存储单元阵列（50）包括多个存储体。页面尺寸控制器（30）解码存储体选择地址的一部分，电源电压的一部分，存储体选择地址的其余部分，以控制一个或至少两个存储体被使能。芯片选择器（41）当存储体选择地址和芯片选择地址的一部分与半导体ID相匹配时，生成使能信号，使能页大小控制器。

98. 发明公开

KR1020100003911A 3차원 메쉬 기반 전력분배 네트워크를 갖는 멀티 칩 패키지및 이의 전력분배 방법 无效
标题翻译：具有三维基于MESH的功率分配网络的多芯片封装及其功率分配方法
公开(公告)号：KR1020100003911A
公开(公告)日：2010-01-12
申请号：KR1020080063967
申请日：2008-07-02
申请人： 삼성전자주식회사
发明人： 이훈 , 이강욱 , 강욱성
IPC分类号： H01L23/12 , H01L23/535
CPC分类号： H01L23/5286 , H01L23/481 , H01L25/0657 , H01L2225/06527 , H01L2225/06541 , H01L2924/0002 , H01L2924/00
摘要： PURPOSE: A multi-chip package with three dimensional mesh based power distribution network and a power distribution method thereof are provided to implement stability of the power transmission and reduce voltage drop in a semiconductor memory device. CONSTITUTION: A multi-chip package includes semiconductor memory devices(M1-M8). Semiconductor memory devices are laminated with 3 dimension. The semiconductor memory devices are connected with the mesh. In a power distribution method, the 2 dimensional mesh based power distribution network is formed on semiconductor memory devices. The semiconductor memory devices are stacked. The semiconductor memory devices are connected using TSV(Through Silicon Via)(11). The semiconductor memory devices comprise the 3 dimensional mesh based power distribution network. The power is distributed through the 2 and 3 dimensional mesh based power distribution networks.
摘要翻译：目的：提供一种具有基于三维网格的配电网络及其配电方法的多芯片封装，以实现电力传输的稳定性并降低半导体存储器件中的电压降。构成：多芯片封装包括半导体存储器件（M1-M8）。半导体存储器件以三维层压。半导体存储器件与网格连接。在功率分配方法中，基于二维网格的配电网形成在半导体存储器件上。堆叠半导体存储器件。使用TSV（Through Silicon Via）（11）连接半导体存储器件。半导体存储器件包括基于三维网格的配电网络。功率通过基于2和3维网格的配电网络分布。

99. 发明公开

KR1020170132392A 지연 코드 생성기를 포함하는 지연 고정 회로 审中-实审
标题翻译：一种延迟锁定电路，包括延迟码发生器
公开(公告)号：KR1020170132392A
公开(公告)日：2017-12-04
申请号：KR1020160062897
申请日：2016-05-23
申请人： 삼성전자주식회사
发明人： 이훈 , 이동훈 , 이재원
IPC分类号： G11C11/4076 , G11C7/22 , H03L7/081 , H03K5/13
CPC分类号： H03L7/0818 , H03K5/131 , H03K19/20 , H03K2005/00234 , H03L7/0816 , H03L7/085 , H03L7/091 , H03L7/10
摘要： 본발명의실시예에따른지연고정회로는딜레이라인, 지연기, 위상감지기, 지연코드생성기, 그리고딜레이컨트롤러를포함할수 있다. 딜레이라인은지연제어코드에응답하여유닛딜레이단위로입력클록신호를지연시켜출력클록신호를생성할수 있다. 지연기는출력클록신호를지연시켜지연클록신호를생성할수 있다. 위상감지기는입력클록신호와지연클록신호를비교하여위상검출신호를생성할수 있다. 지연코드생성기는입력클록신호와지연클록신호를비교하여위상차이를감지하고, 위상차이를기초로지연코드를생성할수 있다. 딜레이컨트롤러는지연코드및 위상검출신호에기초하여지연제어코드를생성할수 있다.
摘要翻译：根据本发明实施例的延迟锁定电路可以包括延迟线，延迟器，相位检测器，延迟码发生器和延迟控制器。响应于延迟控制码，延迟线可以通过以单位延迟单位延迟输入时钟信号来产生输出时钟信号。该延迟可以延迟输出时钟信号以产生延迟时钟信号。相位检测器可以将输入时钟信号与延迟时钟信号进行比较以生成相位检测信号。延迟码发生器可以通过将输入时钟信号与延迟时钟信号进行比较来检测相位差，并且基于相位差生成延迟码。延迟控制器可以基于延迟码和相位检测信号生成延迟控制码。

100. 发明授权

KR101495635B1 스택 메모리 장치, 이를 포함하는 메모리 시스템, 및 스택메모리 장치의 제어 방법 有权
标题翻译：堆叠存储器件，具有该存储器件的存储器系统以及控制堆叠存储器件的方法
公开(公告)号：KR101495635B1
公开(公告)日：2015-02-26
申请号：KR1020080072904
申请日：2008-07-25
申请人： 삼성전자주식회사
发明人： 강욱성 , 정회주 , 이훈 , 최장석
IPC分类号： H01L23/12
CPC分类号： H01L2224/16145 , H01L2224/16225
摘要： 효율적으로 메모리 용량을 증가시킬 수 있는 스택 메모리 장치가 개시된다. 스택 메모리 장치는 마스터 칩들 및 슬레이브 칩들을 포함한다. 마스터 칩들은 각각 메모리 장치의 외부와 인터페이스하기 위한 제 1 입출력 회로 및 제 1 메모리 코어를 갖는다. 슬레이브 칩들은 각각 마스터 칩들의 위에 적층되어 있고, 각각 제 2 메모리 코어를 갖고, 제 1 관통 전극들을 통해 슬레이브 칩들간 및 마스터 칩들에 전기적으로 연결된다. 따라서, 스택 메모리 장치는 반도체 칩 사이즈가 작고 전력소모가 적다.

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