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    • 2. 发明授权
      US08689159B1 Redundancy for on-chip interconnect 有权
    • Redundancy for on-chip interconnect
    • 片上互连冗余
    • US08689159B1
    • 2014-04-01
    • US13612629
    • 2012-09-12
    • Robert Palmer , John W. Poulton , Thomas Hastings Greer, III , William James Dally
    • Robert Palmer , John W. Poulton , Thomas Hastings Greer, III , William James Dally
    • G06F17/50
    • G06F17/5031
    • One embodiment sets forth a technique for on-chip satisfying timing requirements of on-chip source-synchronous, CMOS-repeater-based interconnect. Each channel of the on-chip interconnect may include one or more redundant wires. Calibration logic is configured to apply transition patterns to wires comprising each channel and calibration patterns that are generated in response to the transition patterns are captured. Based on the calibration patterns, wires that best satisfy the timing requirements of the on-chip interconnect are selected for use to transmit data. The calibration logic also trims the delays of the clock and selected data wires based on captured calibration patterns to improve the timing margin of the on-chip interconnect. Improving the timing margin of the on-chip interconnect improves chip yields.
    • 一个实施例提出了片上源同步，基于CMOS中继器的互连的片上满足定时要求的技术。 片上互连的每个通道可以包括一个或多个冗余电线。 校准逻辑被配置为将转换模式应用于包括每个通道的线和响应于捕获转换模式而生成的校准图案。 基于校准模式，选择最能满足片上互连的时序要求的导线用于传输数据。 校准逻辑还基于捕获的校准模式修整时钟和所选数据线的延迟，以提高片上互连的时序裕度。 提高片上互连的时序裕度提高了芯片产量。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US08941430B2 Timing calibration for on-chip interconnect 有权
    • Timing calibration for on-chip interconnect
    • 片上互连的定时校准
    • US08941430B2
    • 2015-01-27
    • US13612614
    • 2012-09-12
    • Robert Palmer , John W. Poulton , Thomas Hastings Greer, III , William James Dally
    • Robert Palmer , John W. Poulton , Thomas Hastings Greer, III , William James Dally
    • H03H11/26
    • H03K5/131 , H01L2924/0002 , H03K5/133 , H01L2924/00
    • One embodiment sets forth a timing calibration technique for on-chip source-synchronous, complementary metal-oxide-semiconductor (CMOS) repeater-based interconnect. Two transition patterns may be applied to calibrate the delay of an on-chip data or clock wire. Calibration logic is configured to apply the transition patterns and then trim the delays of the clock and data wires based on captured calibration patterns. The trimming adjusts the delay of the clock and data wires using a configurable delay circuit. Timing errors may be caused by crosstalk, power-supply-induced jitter (PSIJ), or wire delay variation due to transistor and wire metallization mismatch. Chip yields may be improved by reducing the occurrence of timing errors due to mismatched delays between different wires of an on-chip interconnect.
    • 一个实施例提出了用于片上源同步，互补金属氧化物半导体（CMOS）基于中继器的互连的定时校准技术。 可以应用两个转换模式来校准片上数据或时钟线的延迟。 校准逻辑被配置为应用转换模式，然后基于捕获的校准模式修剪时钟和数据线的延迟。 微调使用可配置的延迟电路来调整时钟和数据线的延迟。 定时误差可能由串扰，电源引起的抖动（PSIJ）或由于晶体管和导线金属化不匹配引起的导线延迟变化引起。 可以通过减少由于片上互连的不同导线之间的不匹配延迟引起的定时误差的出现来提高芯片产量。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US07319345B2 Wide-range multi-phase clock generator 有权
    • Wide-range multi-phase clock generator
    • 宽范围多相时钟发生器
    • US07319345B2
    • 2008-01-15
    • US11001865
    • 2004-12-01
    • Ramin Farjad-rad , John W. Poulton , John Eble , Thomas H. Greer, III , Robert Palmer
    • Ramin Farjad-rad , John W. Poulton , John Eble , Thomas H. Greer, III , Robert Palmer
    • H03K17/00
    • G06F1/06 , G06F1/04 , H03L7/0812 , H03L7/0995 , H03L7/0998
    • A wide-range multi-phase clock generator having a first clock generating circuit, a frequency divider circuit, and a plurality of multiplexers. The first clock generating circuit generates a plurality of first clock signals, each having a first frequency and a respective one of a plurality of different phase angles. The frequency divider circuit receives the plurality of first clock signals from the first clock generating circuit, and generates a plurality of second clock signals, each having a second frequency and a respective one of the plurality of different phase angles. The multiplexers each have a first input coupled to receive a respective one of the first clock signals and a second input coupled to receive a respective one of the second clock signals having substantially the same phase angle as the one of the first clock signals.
    • 一种具有第一时钟发生电路，分频器电路和多个多路复用器的宽范围多相时钟发生器。 第一时钟产生电路产生多个第一时钟信号，每个第一时钟信号具有第一频率和多个不同相位角中的相应一个。 分频器电路从第一时钟发生电路接收多个第一时钟信号，并产生多个第二时钟信号，每个具有第二频率和多个不同相位角中的相应一个。 多路复用器各自具有耦合以接收第一时钟信号中的相应一个的第一输入和耦合以接收具有与第一时钟信号之一基本相同的相位角的第二时钟信号中的相应一个的第二输入。
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