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1. 发明专利

IL288055D0 Training of artificial neural networks 未知
公开(公告)号：IL288055D0
公开(公告)日：2022-01-01
申请号：IL28805521
申请日：2021-11-11
申请人： IBM , LE GALLO BOURDEAU MANUEL , KHADDAM ALJAMEH RIDUAN , KULL LUKAS , FRANCESE PIER ANDREA , TOIFL THOMAS , SEBASTIAN ABU , ELEFTHERIOU EVANGELOS STAVROS
发明人： LE GALLO-BOURDEAU MANUEL , KHADDAM-ALJAMEH RIDUAN , KULL LUKAS , FRANCESE PIER ANDREA , TOIFL THOMAS , SEBASTIAN ABU , ELEFTHERIOU EVANGELOS STAVROS
摘要： Methods and apparatus are provided for training an artificial neural network having a succession of neuron layers with interposed synaptic layers each having a respective set of N-bit fixed-point weights {w} for weighting signals propagated between its adjacent neuron layers, via an iterative cycle of signal propagation and weight-update calculation operations. Such a method includes, for each synaptic layer, storing a plurality p of the least-significant bits of each N-bit weight w in digital memory, and storing the next n-bit portion of each weight w in an analog multiply-accumulate unit comprising an array of digital memory elements. Each digital memory element comprises n binary memory cells for storing respective bits of the n-bit portion of a weight, where n≥1 and (p+n+m)=N where m≥0 corresponds to a defined number of most-significant zero bits in weights of the synaptic layer.

2. 发明申请

WO2012001599A2 METHOD FOR MANUFACTORING A CARBON-BASED MEMORY ELEMENT AND MEMORY ELEMENT 审中-公开
标题翻译：用于制造基于碳的存储元件和存储元件的方法
公开(公告)号：WO2012001599A2
公开(公告)日：2012-01-05
申请号：PCT/IB2011052790
申请日：2011-06-24
申请人： IBM , CAIMI DANIELE , ELEFTHERIOU EVANGELOS S , POZIDIS CHARALAMPOS , ROSSEL CHRISTOPHE P , SEBASTIAN ABU
发明人： CAIMI DANIELE , ELEFTHERIOU EVANGELOS S , POZIDIS CHARALAMPOS , ROSSEL CHRISTOPHE P , SEBASTIAN ABU
IPC分类号： H01L45/00
CPC分类号： H01L45/16 , G11C13/0002 , G11C2213/15 , G11C2213/35 , H01L45/04 , H01L45/1253 , H01L45/149
摘要： A method for manufacturing a resistive memory element (1) comprises: providing a storage layer (2) comprising a resistance changeable material; said resistance changeable material comprising carbon; providing contact layers (3, 4) for contacting the storage layer (2), wherein the storage layer (2) is disposed between a bottom contact layer (3) and a top contact layer (4); and doping the resistance changeable material with a dopant material. A resistive memory element (1) includes a bottom contact layer (3), a top contact layer (4) and a storage layer (2) disposed between the bottom contact layer (3) and the top contact layer (4), wherein the storage layer (2) comprises a resistance changeable material that is doped with a dopant material.
摘要翻译：一种用于制造电阻式存储元件（1）的方法，包括：提供包括电阻可变材料的存储层（2）; 所述电阻变化材料包含碳; 提供用于接触所述存储层（2）的接触层（3,4），其中所述存储层（2）设置在底部接触层（3）和顶部接触层（4）之间; 并用掺杂剂材料掺杂电阻可变材料。电阻式存储器元件（1）包括底部接触层（3），顶部接触层（4）和设置在底部接触层（3）和顶部接触层（4）之间的存储层（2），其中存储层（2）包括掺杂有掺杂剂材料的电阻可变材料。

3. 发明公开

EP2684193A4 CELL-STATE DETERMINATION IN PHASE-CHANGE MEMORY 有权转让
标题翻译： CELL地位确定在相变存储器
公开(公告)号：EP2684193A4
公开(公告)日：2014-11-05
申请号：EP12755289
申请日：2012-02-24
申请人： IBM
发明人： PANTAZI ANGELIKI , PAPANDREOU NIKOLAOS , POZIDIS CHARALAMPOS , SEBASTIAN ABU , FREY URS
IPC分类号： G11C13/00 , G11C11/56 , G11C27/00
CPC分类号： G11C13/0004 , G11C11/5678 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C27/005 , G11C2013/005
摘要： A method, an apparatus, and a device for determining the state of a phase-change memory cell. The method includes the steps of: biasing a cell with a time-varying read voltage (Vread); making a measurement (TM) that satisfies a predetermined condition where the predetermined condition depends on a cell current when the read voltage is applied; and determining a state of the cell based on the measurement.

4. 发明专利

DE112019003167T5 WAHRSCHEINLICHKEITSWEITERGABE ÜBER FAKTORDIAGRAMME 未知
公开(公告)号：DE112019003167T5
公开(公告)日：2021-04-01
申请号：DE112019003167
申请日：2019-09-05
申请人： IBM
发明人： CHERUBINI GIOVANNI , MORAITIS TIMOLEON , SEBASTIAN ABU
IPC分类号： G06N3/02 , G06F11/08 , G06N3/04
摘要： Verfahren und eine Vorrichtung zum Implementieren der Weitergabe von Wahrscheinlichkeitsverteilungen von Zufallsvariablen über ein Faktordiagramm werden bereitgestellt. Dieses Verfahren umfasst ein Bereitstellen eines gepulsten neuronalen Netzwerks mit Variablenknoten, die mit Faktorknoten verbunden sind, die dem Faktordiagramm entsprechen. Jeder der Knoten weist einen Satz von Neuronen auf, die so konfiguriert sind, dass sie die Rechenfunktionalität dieses Knotens implementieren. Das Verfahren weist ferner für jeden Satz von Zufallsvariablen ein Erzeugen mindestens eines Spike-Signals, in dem die Wahrscheinlichkeit eines möglichen Wertes dieser Variablen auf Grundlage des Auftretens von Spikes in dem Spike-Signal codiert wird, und ein Zurverfügungstellen der Spike-Signale für den Satz von Zufallsvariablen als Eingänge für das neuronale Netzwerk an entsprechenden Variablenknoten auf. Die Wahrscheinlichkeitsverteilungen werden auf Grundlage des Auftretens von Spikes in Signalen weitergegeben, die durch das neuronale Netzwerk ausgebreitet werden.

5. 发明专利

CA3137231A1 TRAINING OF ARTIFICIAL NEURAL NETWORKS 未知
公开(公告)号：CA3137231A1
公开(公告)日：2020-11-19
申请号：CA3137231
申请日：2020-05-12
申请人： IBM
发明人： LE GALLO-BOURDEAU MANUEL , KHADDAM-ALJAMEH RIDUAN , KULL LUKAS , FRANCESE PIER ANDREA , TOIFL THOMAS , SEBASTIAN ABU , ELEFTHERIOU EVANGELOS STAVROS
IPC分类号： G06N3/063 , G06N3/08
摘要： Methods and apparatus are provided for training an artificial neural network having a succession of neuron layers with interposed synaptic layers each having a respective set of N-bit fixed-point weights {w} for weighting signals propagated between its adjacent neuron layers, via an iterative cycle of signal propagation and weight-update calculation operations. Such a method includes, for each synaptic layer, storing a plurality p of the least-significant bits of each N-bit weight w in digital memory, and storing the next n-bit portion of each weight w in an analog multiply-accumulate unit comprising an array of digital memory elements. Each digital memory element comprises n binary memory cells for storing respective bits of the n-bit portion of a weight, where n = 1 and (p + n + m) = N where m = 0 corresponds to a defined number of most-significant zero bits in weights of the synaptic layer.

6. 发明专利

DE112016000699T5 Neuromorphe Synapsen 未知
公开(公告)号：DE112016000699T5
公开(公告)日：2017-10-26
申请号：DE112016000699
申请日：2016-03-10
申请人： IBM
发明人： PANTAZI ANGELIKI , TUMA TOMAS , ELEFTHERIOU EVANGELOS STAVROS , LE GALLO MANUEL , SEBASTIAN ABU
IPC分类号： G06N3/04 , G06N3/063 , G11C11/54
摘要： Eine neuromorphe Synapsenvorrichtung (11) weist ein Mem-Element (20) zum Speichern eines synaptischen Gewichts und eine Programmierlogik (21) auf. Das Mem-Element (20) ist geeignet, eine gewünschte Programmiercharakteristik zu zeigen. Die Programmierlogik (21) spricht auf einen Stimulus an, der die Aktualisierung des synaptischen Gewichts zum Erzeugen eines Programmiersignals zum Programmieren des Mem-Elements (20) auslöst, um das Gewicht zu aktualisieren. Die Programmierlogik (21) kann auf ein Eingangssignal ansprechen, das einen Eingangs-Gewichtsänderungswert ΔWi anzeigt, und kann so eingestellt sein, dass sie ein Programmiersignal in Abhängigkeit von dem Eingangs-Gewichtsänderungswert ΔWi erzeugt. Die Programmierlogik (21) ist so ausgelegt, dass die Programmiersignale die Programmiercharakteristik des Mem-Elements 20 ausnutzen, um eine gewünschte gewichtsabhängige synaptische Aktualisierungswirksamkeit bereitzustellen.

7. 发明专利

GB2505429A Semiconductor stack comprising plurality of phase-change memory (PCM) cells and performing a logic operation 未知
公开(公告)号：GB2505429A
公开(公告)日：2014-03-05
申请号：GB201215340
申请日：2012-08-29
申请人： IBM
发明人： KREBS DANIEL , SEBASTIAN ABU
IPC分类号： G11C13/00 , H01L45/00 , H01L49/00
摘要： The present invention relates to a semiconductor slack 1 for performing at least a logic operation comprising: adjacent layers 2, 2' arranged in a stacked configuration with each layer 2, 2' comprising at least a phase-change memory (PCM) cell in which a phase-change material 3 is provided between a heater electrical terminal T2, T9 and at least two further heater electrical terminals T5, T6, the phase-change material 3 between the heater electrical terminal T2, T9 and each of the two further heater electrical terminals T5, T6 being operable in one of at least two reversibly transformable phases, an amorphous phase 3' and a crystalline phase 3", wherein the semiconductor stack, when in use, is configurable to store information by way of an electrical resistance R2, R8, R3, R9 of the phase 3", 3' of the phase-change material 3 between each heater electrical terminal T2, T9 and each of the two further heater electrical terminals T5, T6 in each layer 2, 2', and the logic operation is performed on the basis of the information stored in the adjacent layers 2, 2'. Depending on the read process pursued the logic operation may comprise a logic AND or a logic OR function. A method of operation of the semiconductor stack is also disclosed. There is further disclosure (figure 2) of a multi-terminal embodiment having for example seven heater electrical terminals allowing for complex logic operation on the multi-terminals. Further embodiments may include more than two stacked phase change memory cells in both two (2D) and three (3D) dimensions.

8. 发明专利

DE112018004223T5 Trainieren künstlicher neuronaler Netze 未知
公开(公告)号：DE112018004223T5
公开(公告)日：2020-05-07
申请号：DE112018004223
申请日：2018-10-23
申请人： IBM
发明人： LE-GALLO-BOURDEAU MANUEL , SEBASTIAN ABU , BOYBAT KARA IREM , ELEFTHERIOU EVANGELOS STAVROS , SASIDHARAN RAJALEKSHMI NANDAKUMAR
IPC分类号： G06N3/08 , G06N3/063
摘要： Es werden Verfahren und Vorrichtungen zum Trainieren eines künstlichen neuronalen Netzes mit einer Folge von Schichten von Neuronen mit dazwischen geschalteten Schichten von Synapsen bereitgestellt. Ein Satz von Kreuzschienenanordnungen memristiver Einheiten, die zwischen Zeilen- und Spaltenleitungen geschaltet sind, implementiert die Schichten von Synapsen. Jede memristive Einheit speichert ein Gewicht Ŵ für eine Synapse, die ein entsprechendes Paar von Neuronen in aufeinanderfolgenden Neuronenschichten miteinander verbindet. Das Trainingsverfahren weist Ausführen von Vorwärtsausbreitungs-, Rückwärtsausbreitungs- und Gewichtsaktualisierungsvorgängen eines sich wiederholenden Trainingsschemas auf, indem in mindestens einem der Vorwärtsausbreitungs- und Rückwärtsausbreitungsvorgänge einer von Zeilen- und Spaltenleitungen des Satzes von Anordnungen Eingangssignale zugeführt werden, die entsprechenden Neuronen zugehörig sind, um auf der anderen der Zeilen- und Spaltenleitungen Ausgangssignale zu erhalten, und digitale Signalwerte, die den Eingangs- und Ausgangssignalen entsprechen, in einer digitalen Verarbeitungseinheit gespeichert werden, die funktionsmäßig mit dem Satz von Anordnungen verbunden ist. Der Gewichtsaktualisierungsvorgang des Schemas wird durch Berechnen von digitalen Gewichtskorrekturwerten ΔW für entsprechende memristive Einheiten in Abhängigkeit von den gespeicherten digitalen Signalwerten in der digitalen Verarbeitungseinheit und Zuführen von Programmiersignalen zu diesen Einheiten ausgeführt, um die gespeicherten Gewichte W in Abhängigkeit von den entsprechenden digitalen Gewichtskorrekturwerten ΔW zu aktualisieren.

9. 发明专利

GB2525397A Device and method for determining a cell level of a resistive memory cell 未知
公开(公告)号：GB2525397A
公开(公告)日：2015-10-28
申请号：GB201407089
申请日：2014-04-22
申请人： IBM
发明人： KREBS DANIEL , GALLO MANUEL LE , SEBASTIAN ABU
IPC分类号： G11C13/00 , G11C11/56
摘要： The invention relates a device and method for determining an actual level (L) of a multi level resistive memory cell having a plurality of programmable levels. The device comprises an estimator unit 110 and a detection unit 120 . The estimator unit 110 is adapted to receive a time input signal, t and a temperature input signal T and to estimate changes of a read-out signal of the levels of the resistive memory cell based on a time and temperature dependent model of the resistance changes, the received time input signal t and the received temperature input signal T. The detection unit is adapted to receive an actual read-out signal from the resistive memory cell and the estimated changes from the estimator unit. Further, the detection unit is adapted to determine the actual level of the resistive memory cell based on the received read-out signal and the received estimated changes. The estimator unit may be based on a model of a combination of a structural relaxation model and an electrical transport model. The structural relaxation model may be based on transitions between neighbouring states of the resistive memory corresponding to local minima.

10. 发明专利

GB2524534A Determining a cell state of a resistive memory cell 未知
公开(公告)号：GB2524534A
公开(公告)日：2015-09-30
申请号：GB201405374
申请日：2014-03-26
申请人： IBM
发明人： PAPANDREOU NIKOLAOS , POZIDIS CHARALAMPOS , STANISAVLJEVIC MILOS , SEBASTIAN ABU
IPC分类号： G11C13/00 , G11C11/56
摘要： A device and method for determining the cell state of a resistive memory cell (such as a phase change memory PCM cell) having a plurality M of programmable cell states. The device comprises a sensing circuit 110, a settling circuit (S2,150) a prebiasing circuit 130, 131 S1 150, and a resistor Ro, 150 coupled in parallel to the resistive memory cell 200, wherein the resistor is configured to reduce the effective resistance seen by the pre biasing circuit, hence reducing the effective RC time constant of the line and reducing the overall settling time. The sensing circuit is configured to sense a sensing voltage of the resistive memory cell and output a resultant value in response to the sensing voltage which is indicative for the actual cell state. The settling circuit is configured to rapidly settle the sensing voltage to a certain target voltage representing one of the M programmable cell states. The pre biasing circuit 130 is configured to rapidly pre bias a bitline capacitance of the resistive memory cell such that the sensing voltage is close to the certain target voltage. The resistance Ro 150 may be between five and fifteen times smaller than the highest resistance value of the resistive memory cell or PCM cell. A controller (5 figure 1) activates switches S1,S2,S3 to enable pre-bias, settling and sampling modes. The controller also feeds, during the pre bias phase, a number N of gradually rising biasing voltages Vo to the pre bias circuit and bitline by means of a source follower clamping or limiter circuit 131.

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