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1. 发明授权

US08977924B2 Optimized mechanism to simplify the circulant shifter and the P/Q kick out for layered LDPC decoder 有权
标题翻译：优化的机制简化循环移位器和P / Q踢出分层LDPC解码器
公开(公告)号：US08977924B2
公开(公告)日：2015-03-10
申请号：US13607907
申请日：2012-09-10
申请人： Zongwang Li , Chung-Li Wang , Shaohua Yang
发明人： Zongwang Li , Chung-Li Wang , Shaohua Yang
IPC分类号： H03M13/00 , H03M13/11
CPC分类号： H03M13/1111 , H03M13/114 , H03M13/116
摘要： A layered LDPC decoder architecture includes a single MUX and a single shifter element for processing an optimized LDPC parity check matrix. The optimized LDPC parity check matrix may be a K×L sub-matrix having zero elements, non-zero elements defined by a circulant matrix or zero matrices, and identity matrixes.
摘要翻译：分层LDPC解码器架构包括单个MUX和用于处理优化的LDPC奇偶校验矩阵的单个移位器元件。优化的LDPC奇偶校验矩阵可以是具有零个元素的K×L子矩阵，由循环矩阵或零矩阵定义的非零元素以及单位矩阵。

2. 发明授权

US08856575B2 Systems and methods for power measurement in a data processing system 有权
标题翻译：数据处理系统中功率测量的系统和方法
公开(公告)号：US08856575B2
公开(公告)日：2014-10-07
申请号：US13284684
申请日：2011-10-28
申请人： Shaohua Yang , Zongwang Li , Fan Zhang , Yang Han , Chung-Li Wang
发明人： Shaohua Yang , Zongwang Li , Fan Zhang , Yang Han , Chung-Li Wang
IPC分类号： G06F1/00 , G06F11/30 , G06F1/30
CPC分类号： G06F11/3062 , G06F1/30
摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes: a data detector circuit, a data decoder circuit, and a power usage control circuit. The data detector circuit is operable to apply a data detection algorithm to a data input to yield a detected output. The data decoder circuit is operable to apply a data decode algorithm to a data set derived from the detected output to yield a decoded output. The power usage control circuit is operable to force a defined number of global iterations applied to the data input by the data detector circuit and the data decoder circuit regardless of convergence of the data decode algorithm.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。作为示例，公开了一种数据处理电路，其包括：数据检测器电路，数据解码器电路和电力使用控制电路。数据检测器电路可操作以将数据检测算法应用于数据输入以产生检测到的输出。数据解码器电路可操作以将数据解码算法应用于从检测到的输出导出的数据集，以产生解码输出。功率使用控制电路可操作以强制对数据检测器电路和数据解码器电路输入的数据施加的定义数量的全局迭代，而与数据解码算法的收敛无关。

3. 发明申请

US20140075261A1 OPTIMIZED MECHANISM TO SIMPLIFY THE CIRCULANT SHIFTER AND THE P/Q KICK OUT FOR LAYERED LDPC DECODER 有权
标题翻译：优化的机制，简化了CIRCULANT SHIFTER和P / Q KICK OUT for LAYERED LDPC DECODER
公开(公告)号：US20140075261A1
公开(公告)日：2014-03-13
申请号：US13607907
申请日：2012-09-10
申请人： Zongwang Li , Chung-Li Wang , Shaohua Yang
发明人： Zongwang Li , Chung-Li Wang , Shaohua Yang
IPC分类号： H03M13/05 , G06F11/10
CPC分类号： H03M13/1111 , H03M13/114 , H03M13/116
摘要： A layered LDPC decoder architecture includes a single MUX and a single shifter element for processing an optimized LDPC parity check matrix. The optimized LDPC parity check matrix may be a K×L sub-matrix having zero elements, non-zero elements defined by a circulant matrix or zero matrices, and identity matrixes.
摘要翻译：分层LDPC解码器架构包括单个MUX和用于处理优化的LDPC奇偶校验矩阵的单个移位器元件。优化的LDPC奇偶校验矩阵可以是具有零个元素的K×L子矩阵，由循环矩阵或零矩阵定义的非零元素以及单位矩阵。

4. 发明授权

US08566666B2 Min-sum based non-binary LDPC decoder 有权
标题翻译：基于最小和非二进制LDPC解码器
公开(公告)号：US08566666B2
公开(公告)日：2013-10-22
申请号：US13180495
申请日：2011-07-11
申请人： Chung-Li Wang , Zongwang Li , Shaohua Yang
发明人： Chung-Li Wang , Zongwang Li , Shaohua Yang
IPC分类号： H03M13/00 , H03M13/11
CPC分类号： H03M13/1148 , H03M13/1117 , H03M13/1171 , H03M13/6583
摘要： Various embodiments of the present invention provide systems and methods for min-sum based decoding of non-binary LDPC codes. For example, a non-binary low density parity check data decoding system is discussed that includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node message vectors and to calculate perceived values based on check node to variable node message vectors. The check node processor is operable to generate the check node to variable node message vectors and to calculate checksums based on variable node to check node message vectors. The check node processor includes a minimum and subminimum finder circuit operable to process a plurality of sub-messages in each variable node to check node message vector. The check node processor also includes a select and combine circuit operable to combine an output of the minimum and subminimum finder circuit to generate the check node to variable node message vectors.
摘要翻译：本发明的各种实施例提供了用于非二进制LDPC码的基于最小和解码的系统和方法。例如，讨论了包括可变节点处理器和校验节点处理器的非二进制低密度奇偶校验数据解码系统。可变节点处理器可操作以生成可变节点以检查节点消息向量并且基于校验节点到可变节点消息向量来计算感知值。校验节点处理器可用于将校验节点生成到可变节点消息向量，并且基于变量节点来计算校验和以校验节点消息向量。校验节点处理器包括可操作以处理每个变量节点中的多个子消息以检查节点消息向量的最小和最小取景器电路。校验节点处理器还包括可操作以组合最小和最小取景器电路的输出的选择和组合电路，以生成可变节点消息向量的校验节点。

5. 发明申请

US20130097475A1 LDPC Decoder With Targeted Symbol Flipping 有权
标题翻译：具有目标符号翻转的LDPC解码器
公开(公告)号：US20130097475A1
公开(公告)日：2013-04-18
申请号：US13274443
申请日：2011-10-17
申请人： Chung-Li Wang , Zongwang Li , Shaohua Yang
发明人： Chung-Li Wang , Zongwang Li , Shaohua Yang
IPC分类号： G06F11/08
CPC分类号： H03M13/1108 , H03M13/1117 , H03M13/1171 , H03M13/3715
摘要： Various embodiments of the present invention provide systems and methods for decoding data in a non-binary LDPC decoder with targeted symbol flipping. For example, a non-binary low density parity check data decoder is disclosed that comprises a variable node processor operable to update variable node symbol values according to a plurality of elements in a non-binary Galois Field, a check node processor connected to the variable node processor and operable to perform parity check calculations, and a controller operable to perform symbol flipping and to control decoding iterations in the variable node processor and the check node processor.
摘要翻译：本发明的各种实施例提供用于在具有目标符号翻转的非二进制LDPC解码器中解码数据的系统和方法。例如，公开了一种非二进制低密度奇偶校验数据解码器，其包括可变节点处理器，其可操作以根据非二进制伽罗瓦域中的多个元素更新可变节点符号值，校验节点处理器连接到变量并且可操作以执行奇偶校验计算，以及可操作以执行符号翻转并控制可变节点处理器和校验节点处理器中的解码迭代的控制器。

6. 发明申请

US20120331363A1 Systems and Methods for Reduced Format Non-Binary Decoding 有权
标题翻译：减少格式非二进制解码的系统和方法
公开(公告)号：US20120331363A1
公开(公告)日：2012-12-27
申请号：US13167771
申请日：2011-06-24
申请人： Zongwang Li , Wu Chang , Chung-Li Wang , Changyou Xu , Shaohua Yang , Yang Han
发明人： Zongwang Li , Wu Chang , Chung-Li Wang , Changyou Xu , Shaohua Yang , Yang Han
IPC分类号： G06F11/07
CPC分类号： H03M13/1171 , H03M13/27 , H03M13/3723 , H03M13/612
摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing circuit is disclosed that includes a data detecting circuit having: a first vector translation circuit, a second vector translation circuit, and a data detector core circuit. The data detecting circuit is operable to receive an input data set and at least one input vector in a first format. The at least one input vector corresponds to a portion of the input data set. The first vector translation circuit is operable to translate the at least one vector to a second format. The data detector core circuit is operable to apply a data detection algorithm to the input data set and the at least one vector in the second format to yield a detected output. The second vector translation circuit operable to translate a derivative of the detected output to the first format to yield an output vector.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。作为示例，公开了一种数据处理电路，其包括具有第一向量转换电路，第二向量转换电路和数据检测器核心电路的数据检测电路。数据检测电路可操作以接收第一格式的输入数据集和至少一个输入向量。至少一个输入向量对应于输入数据集的一部分。第一向量翻译电路可操作以将至少一个向量转换为第二格式。数据检测器核心电路可操作以将数据检测算法应用于输入数据集和第二格式的至少一个向量以产生检测到的输出。第二向量转换电路可操作以将检测到的输出的导数转换为第一格式以产生输出向量。

7. 发明授权

US08947804B2 Systems and methods for combined binary and non-binary data processing 有权
标题翻译：用于组合二进制和非二进制数据处理的系统和方法
公开(公告)号：US08947804B2
公开(公告)日：2015-02-03
申请号：US13316758
申请日：2011-12-12
申请人： Zongwang Li , Chung-Li Wang , Shaohua Yang , Changyou Xu , Lei Chen , Yang Han
发明人： Zongwang Li , Chung-Li Wang , Shaohua Yang , Changyou Xu , Lei Chen , Yang Han
IPC分类号： G11B5/02 , H03M13/11
CPC分类号： G11B5/02 , H03M13/1171
摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a data processing system is disclosed that includes a combination data decoder circuit. The combination data decoder circuit includes: a non-binary data decoder circuit and a binary data decoder circuit.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。例如，公开了一种包括组合数据解码器电路的数据处理系统。组合数据解码器电路包括：非二进制数据解码器电路和二进制数据解码器电路。

8. 发明授权

US08707144B2 LDPC decoder with targeted symbol flipping 有权
标题翻译：具有目标符号翻转的LDPC解码器
公开(公告)号：US08707144B2
公开(公告)日：2014-04-22
申请号：US13274443
申请日：2011-10-17
申请人： Chung-Li Wang , Zongwang Li , Shaohua Yang
发明人： Chung-Li Wang , Zongwang Li , Shaohua Yang
IPC分类号： H03M13/00
CPC分类号： H03M13/1108 , H03M13/1117 , H03M13/1171 , H03M13/3715
摘要： A non-binary low density parity check data decoder comprises a variable node processor operable to update variable node symbol values according to a plurality of elements in a non-binary Galois Field, a check node processor connected to the variable node processor and operable to perform parity check calculations, and a controller operable to perform symbol flipping and to control decoding iterations in the variable node processor and the check node processor.
摘要翻译：非二进制低密度奇偶校验数据解码器包括可变节点处理器，其可操作以根据非二进制伽罗瓦域中的多个元素更新可变节点符号值，校验节点处理器连接到可变节点处理器并可操作以执行奇偶校验计算，以及可操作以执行符号翻转并控制可变节点处理器和校验节点处理器中的解码迭代的控制器。

9. 发明授权

US08560929B2 Systems and methods for non-binary decoding 有权
标题翻译：用于非二进制解码的系统和方法
公开(公告)号：US08560929B2
公开(公告)日：2013-10-15
申请号：US13167764
申请日：2011-06-24
申请人： Zongwang Li , Wu Chang , Chung-Li Wang , Changyou Xu , Shaohua Yang , Yang Han
发明人： Zongwang Li , Wu Chang , Chung-Li Wang , Changyou Xu , Shaohua Yang , Yang Han
IPC分类号： H03M13/00
CPC分类号： H04L1/0047 , H03M13/1171 , H03M13/134 , H03M13/255
摘要： Various embodiments of the present invention provide systems and methods for data processing. A data processing circuit is disclosed that includes: a data detector circuit, a first symbol constrained arrangement circuit, and a second symbol constrained arrangement circuit. The data detector circuit is operable to apply a data detection algorithm to a combination of a first input data set and a decoded data set to yield a detected output that includes a number of non-binary symbols. The first symbol constrained arrangement circuit is operable to receive the detected output and to re-arrange the detected output in accordance with a first arrangement algorithm to yield a re-arranged output. The bits for at least one non-binary symbol from the detected output are maintained together in the re-arranged output. The second symbol constrained arrangement circuit is operable to receive a second input data set and to re-arrange the second data input in accordance with a second arrangement algorithm to yield the decoded data set. The bits for at least one non-binary symbol from the second input data set are maintained together in the decoded data set output.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。公开了一种数据处理电路，其包括：数据检测器电路，第一符号约束布置电路和第二符号约束布置电路。数据检测器电路可操作以将数据检测算法应用于第一输入数据集合和解码数据集合的组合，以产生包括多个非二进制符号的检测输出。第一符号约束布置电路可操作以接收检测到的输出并根据第一布置算法重新布置检测的输出以产生重新排列的输出。来自检测到的输出的至少一个非二进制符号的位在重新布置的输出中保持在一起。第二符号约束布置电路可操作以接收第二输入数据集并且根据第二布置算法重排第二数据输入以产生解码数据集。用于来自第二输入数据集的至少一个非二进制符号的位在解码数据集输出中一起保持。

10. 发明申请

US20120331370A1 Systems and Methods for Non-Binary Decoding 有权
标题翻译：非二进制解码的系统和方法
公开(公告)号：US20120331370A1
公开(公告)日：2012-12-27
申请号：US13167764
申请日：2011-06-24
申请人： Zongwang Li , Wu Chang , Chung-Li Wang , Changyou Xu , Shaohua Yang , Yang Han
发明人： Zongwang Li , Wu Chang , Chung-Li Wang , Changyou Xu , Shaohua Yang , Yang Han
IPC分类号： G06F11/08
CPC分类号： H04L1/0047 , H03M13/1171 , H03M13/134 , H03M13/255
摘要： Various embodiments of the present invention provide systems and methods for data processing. A data processing circuit is disclosed that includes: a data detector circuit, a first symbol constrained arrangement circuit, and a second symbol constrained arrangement circuit. The data detector circuit is operable to apply a data detection algorithm to a combination of a first input data set and a decoded data set to yield a detected output that includes a number of non-binary symbols. The first symbol constrained arrangement circuit is operable to receive the detected output and to re-arrange the detected output in accordance with a first arrangement algorithm to yield a re-arranged output. The bits for at least one non-binary symbol from the detected output are maintained together in the re-arranged output. The second symbol constrained arrangement circuit is operable to receive a second input data set and to re-arrange the second data input in accordance with a second arrangement algorithm to yield the decoded data set. The bits for at least one non-binary symbol from the second input data set are maintained together in the decoded data set output.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。公开了一种数据处理电路，其包括：数据检测器电路，第一符号约束布置电路和第二符号约束布置电路。数据检测器电路可操作以将数据检测算法应用于第一输入数据集合和解码数据集合的组合，以产生包括多个非二进制符号的检测输出。第一符号约束布置电路可操作以接收检测到的输出并根据第一布置算法重新布置检测的输出以产生重新排列的输出。来自检测到的输出的至少一个非二进制符号的位在重新布置的输出中保持在一起。第二符号约束排列电路可操作以接收第二输入数据集并且根据第二布置算法重新布置第二数据输入以产生解码的数据集。用于来自第二输入数据集的至少一个非二进制符号的位在解码数据集输出中一起保持。

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