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1. 发明授权

KR101787488B1 비휘발성 메모리 장치 및 이의 제조 방법 有权
公开(公告)号：KR101787488B1
公开(公告)日：2017-10-19
申请号：KR1020110026567
申请日：2011-03-24
申请人： 삼성전자주식회사
发明人： 서보영 , 이용규 , 양혁수 , 김용태 , 심병섭
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： G11C16/0425 , G11C16/0416 , G11C16/0483 , G11C16/12 , G11C16/3445 , H01L21/28273 , H01L27/11546 , H01L29/42328 , H01L29/7881
摘要： 본발명은비휘발성메모리장치및 이의제조방법을제공한다. 이비휘발성메모리장치에있어서, 워드라인과부유게이트간의거리가상기워드라인과상기기억게이트간의거리보다가까워읽기동작시, 상기부유게이트하부로채널형성이보다잘 이루어지고, 기억게이트의항복전압특성개선에유리하다. 또한, 이비휘발성메모리장치에서는, 상기워드라인에인접한상기부유게이트의일 측벽과일부상부면이모서리를이루며제 2 터널절연막과접한다. 이로써상기모서리에전계가집중되어, 소거동작시상기부유게이트로부터상기워드라인쪽으로전하가용이하게이동될수 있다.

2. 发明授权

KR100482361B1 오픈드레인및풀업회로 失效
公开(公告)号：KR100482361B1
公开(公告)日：2005-09-14
申请号：KR1019970046485
申请日：1997-09-10
申请人： 삼성전자주식회사
发明人： 심병섭 , 손관호
IPC分类号： H03K19/00
摘要： 본 발명은 오픈 드레인 및 풀업 회로를 공개한다. 그 회로는 전원전압에 연결된 풀업저항, 내부로 부터의 신호에 의해서 제어되는 고전압 풀다운 트랜지스터, 상기 풀업저항과 풀다운 트랜지스터사이에 연결되는 옵션처리를 위한 퓨즈, 상기 풀업저항과 퓨즈의 공통점에 연결된 퓨징용 패드, 상기 퓨즈와 풀다운 트랜지스터의 공통점에 연결된 데이타 입/출력 패드, 및 상기 데이타 입/출력 패드에 연결된 입력단자를 가지고 고전압 트랜지스터로 구성된 인버터로 구성되어 있다. 따라서, 오픈 드레인 내압 문제를 해결할 수 있으며 풀업 및 오픈 드레인 옵션 처리시에 부가적인 마스크의 제작없이 폴리 퓨징 방식을 이용하여 웨이퍼 테스트 레벨에서 손쉽게 처리할 수 있다.

3. 发明公开

KR1020010036790A 플래쉬 메모리소자 및 그 제조방법 无效
标题翻译：闪存存储器件及其制造方法
公开(公告)号：KR1020010036790A
公开(公告)日：2001-05-07
申请号：KR1019990043942
申请日：1999-10-12
申请人： 삼성전자주식회사
发明人： 심병섭
IPC分类号： H01L27/115
摘要： PURPOSE: A flash memory device and a method for manufacturing the same are provided to stabilize an operational characteristic for erasing data by preventing a backward tunnel ring. CONSTITUTION: The first gate oxide layer(20) is formed on an active region of a silicon substrate(10). A word line gate(50) is formed on the first gate oxide layer(20). The second gate oxide layer(21) is formed on the silicon substrate(10) including the word line gate(50). A floating gate(60) is formed on the second gate oxide layer(21) in order to be overlapped one side of an upper portion of the word line gate(50). A source(11) and a bit line(13) are formed on the active region neighboring the word line gate(50) and the floating gate(60) by using the word line gate(50) and the floating gate(60) as a mask.
摘要翻译：目的：提供闪速存储装置及其制造方法，以通过防止反向隧道环来稳定用于擦除数据的操作特性。构成：第一栅极氧化物层（20）形成在硅衬底（10）的有源区上。在第一栅极氧化物层（20）上形成字线栅极（50）。第二栅极氧化物层（21）形成在包括字线栅极（50）的硅衬底（10）上。在第二栅极氧化物层（21）上形成浮栅（60），以与字线栅极（50）的上部的一侧重叠。通过使用字线栅极（50）和浮动栅极（60）作为源极（11）和位线（13）形成在与字线栅极（50）和浮动栅极（60）相邻的有源区上，一个面具

4. 发明授权

KR100270956B1 오픈 드레인 입출력단을 구비한 반도체 소자 및 그 제조방법 失效
标题翻译：具有打开的输入/输出的半导体部分及其制造方法
公开(公告)号：KR100270956B1
公开(公告)日：2000-11-01
申请号：KR1019980015974
申请日：1998-05-04
申请人： 삼성전자주식회사
发明人： 심병섭 , 정칠희
IPC分类号： H01L27/085
CPC分类号： H01L21/823462 , H01L21/823481
摘要： PURPOSE: A semiconductor device having an open drain input/output terminal is provided to prevent breakdown in an insulating characteristic of a gate insulating film and degradation in a breakdown voltage characteristic of a junction region. CONSTITUTION: A semiconductor device having an open drain input/output terminal forms an active region on a semiconductor substrate(200) of the first conductive type having a field oxide film. A gate insulating film is formed to have the thickness thicker in an open drain I/O formation portion than in a logic formation portion(I). A gate electrode(220) is formed at a given portion on the gate insulating film. A junction region(222) of the second conductive type for source/drain is formed within the substrate at the right and left of the gate electrode. A field insulating doping layer(210) is formed at the bottom of the field oxide film and is also formed to overlap with the junction region. The field insulating doping layer(210) is formed to be separated by a given distance with the junction region in the open drain I/O formation portion(II). An impurity injection region of the second conductive type(214) is formed in the channel region at the bottom of the gate electrode(220) in an enhancement transistor formation portion(II2). An impurity injection region of the first conductive type(224) is formed between the impurity injection regions of the second conductive type(214).
摘要翻译：目的：提供一种具有开漏输入/输出端子的半导体器件，以防止栅极绝缘膜的绝缘特性的破坏以及接合区域的击穿电压特性的劣化。构成：具有开漏输入/输出端子的半导体器件在具有场氧化物膜的第一导电类型的半导体衬底（200）上形成有源区。栅极绝缘膜形成为在开漏I / O形成部分中比在逻辑形成部分（I）中厚的厚度。栅极电极（220）形成在栅绝缘膜上的给定部分。用于源极/漏极的第二导电类型的接合区域（222）形成在栅电极的右侧和左侧的衬底内。在场氧化膜的底部形成场绝缘性掺杂层（210），并且也形成为与结区域重叠。场绝缘性掺杂层（210）形成为与开漏I / O形成部（II）中的接合区分开一定距离。在增强晶体管形成部分（II2）中，在栅电极（220）的底部的沟道区域中形成第二导电类型（214）的杂质注入区域。在第二导电类型（214）的杂质注入区域之间形成第一导电类型（224）的杂质注入区域。

5. 发明授权

KR100262457B1 반도체 장치의 오픈 드레인 입출력단 구조 및 그 제조방법 失效
标题翻译：半导体器件的开漏输入/输出结构及其制造方法
公开(公告)号：KR100262457B1
公开(公告)日：2000-08-01
申请号：KR1019980015975
申请日：1998-05-04
申请人： 삼성전자주식회사
发明人： 심병섭 , 김영호
IPC分类号： H01L27/102
CPC分类号： H01L29/7835 , H01L29/1045
摘要： PURPOSE: A structure of an open drain input/output terminal of a semiconductor device and a fabrication method thereof are provided, which can be applied to a MASKROM embedded MCU and an EPROM embedded MCU without additional process after forming a gate, by forming a gate line width of an enhancement transistor connected to an input/output pad larger than an impurity implanted region formed on a channel region. CONSTITUTION: In an enhancement transistor, a gate insulation film(34) is formed on an active region(F) on a P-type semiconductor substrate(30) comprising a field oxide(32), and a gate(36) of W-silicide(36b)/polysilicon(36a) stacked structure is formed on a part of the gate insulation film. A spacer(38) of insulation film is formed on both side walls of the gate. And, an N-type source/drain region(42a,42b) comprising an LDD(Lightly Doped Drain)(40) is formed in the substrate on the right and left side of the gate. And, an N-type impurity implanted region(44) is formed on a channel region below the gate so that the region is connected with the source region in a body and is separated from the drain region.
摘要翻译：目的：提供一种半导体器件的开漏输入/输出端子的结构及其制造方法，其可以在形成栅极之后可以应用于MASKROM嵌入式MCU和EPROM嵌入式MCU而不需要额外的工艺，通过形成栅极连接到输入/输出焊盘的增强晶体管的线宽大于形成在沟道区上的杂质注入区。构成：在增强型晶体管中，在包含场氧化物（32）的P型半导体衬底（30）的有源区（F）上形成有栅极绝缘膜（34）和W- 在栅极绝缘膜的一部分上形成硅化物（36b）/多晶硅（36a）堆叠结构。绝缘膜的间隔件（38）形成在栅极的两个侧壁上。并且，在栅极的右侧和左侧的衬底中形成包括LDD（轻掺杂漏极）（40））的N型源极/漏极区域（42a，42b）。并且，在栅极下方的沟道区域上形成N型杂质注入区域（44），使得该区域与源极区域连接在体内并与漏极区域分离。

6. 发明授权

KR100206718B1 단일 다결정 실리콘으로 형성된 불휘발성 반도체 메모리 쎌 失效
标题翻译：具有一个多晶硅层的非挥发性半导体存储单元
公开(公告)号：KR100206718B1
公开(公告)日：1999-07-01
申请号：KR1019960051902
申请日：1996-11-04
申请人： 삼성전자주식회사
发明人： 심병섭
IPC分类号： H01L27/115
摘要： 본 발명은 불휘발성 반도체 메모리 쎌에 관한 것으로, 터널 산화막이 게이트 패터닝시 게이트 하단에 완전히 묻히도록 하여 게이트 패터닝 이후 후속공정에 의한 손상을 제거하여 쎌의 동작유지 및 내성을 강하게 할 수 있는 불휘발성 반도체 메모리 쎌을 구현한 것이다.

7. 发明公开

KR1019980033999A 단일 다결정 실리콘으로 형성된 불휘발성 반도체 메모리 쎌 失效
标题翻译：由单一多晶硅形成的非易失性半导体存储单元
公开(公告)号：KR1019980033999A
公开(公告)日：1998-08-05
申请号：KR1019960051902
申请日：1996-11-04
申请人： 삼성전자주식회사
发明人： 심병섭
IPC分类号： H01L27/115
摘要： 본 발명은 불휘발성 반도체 메모리 쎌에 관한 것으로, 터널 산화막이 게이트 패터닝시 게이트 하단에 완전히 묻히도록 하여 게이트 패터닝 이후 후속공정에 의한 손상을 제거하여 쎌의 동작유지 및 내성을 강하게 할 수 있는 불휘발성 반도체 메모리 쎌을 구현한 것이다.

8. 发明授权

KR101575813B1 반도체 장치의 소자분리 구조체 형성방법 有权
标题翻译：形成半导体器件的器件隔离结构的方法
公开(公告)号：KR101575813B1
公开(公告)日：2015-12-09
申请号：KR1020090008123
申请日：2009-02-02
申请人： 삼성전자주식회사
发明人： 정용식 , 한정욱 , 박원호 , 심병섭
IPC分类号： H01L21/76
CPC分类号： H01L21/76229
摘要： 패터닝공정의사용횟수를최소화하면서다양한깊이의트렌치들을갖는반도체장치의소자분리구조체형성방법을제공한다. 제 1 패터닝공정을사용하여반도체기판을부분적으로에칭하여제 1 깊이를갖는제 1 및제 2 트렌치들을형성한다. 상기반도체기판은영역Ⅰ, 영역Ⅱ, 및영역Ⅲ을구비한다. 상기제 1 트렌치들은상기영역Ⅰ에형성하고상기제 2 트렌치들은상기영역Ⅱ에형성한다. 제 2 패터닝공정을사용하여상기반도체기판을부분적으로에칭하여상기영역Ⅲ에제 3 트렌치들및 상기영역Ⅱ에제 4 트렌치들을형성한다. 상기제 4 트렌치들은상기제 2 트렌치들의하부에연장된다. 상기제 3 트렌치들은제 2 깊이를갖는다. 상기제 4 트렌치들은제 3 깊이를갖는다. 상기제 1 내지제 4 트렌치들을매립하는소자분리막을형성한다.

9. 发明公开

KR1020120108560A 비휘발성 메모리 장치 및 이의 제조 방법 有权
标题翻译：非易失性存储器件及其形成方法
公开(公告)号：KR1020120108560A
公开(公告)日：2012-10-05
申请号：KR1020110026567
申请日：2011-03-24
申请人： 삼성전자주식회사
发明人： 서보영 , 이용규 , 양혁수 , 김용태 , 심병섭
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： G11C16/0425 , G11C16/0416 , G11C16/0483 , G11C16/12 , G11C16/3445 , H01L21/28273 , H01L27/11546 , H01L29/42328 , H01L29/7881 , H01L21/28141
摘要： PURPOSE: A nonvolatile memory device and a manufacturing method thereof are provided to simplify a manufacturing process without an erase gate by performing an erase operation using a word line. CONSTITUTION: A first tunnel insulation layer is interposed between a floating gate(7a) and a substrate(1). A blocking insulation layer(9a) is interposed between a memory gate(11a) and the floating gate. A word line(57c) is arranged by interposing a second insulation layer(45) on the sides of the floating gate and the memory gate. One sidewall of the floating gate protrudes to word line than one sidewall of the memory gate. A spacer is interposed between the second tunnel insulation layer and the sidewall of the memory gate near the word line.
摘要翻译：目的：提供一种非易失性存储器件及其制造方法，以通过使用字线执行擦除操作来简化不具有擦除栅极的制造工艺。构成：第一隧道绝缘层介于浮动栅极（7a）和衬底（1）之间。阻挡绝缘层（9a）插入在存储器栅极（11a）和浮动栅极之间。通过在浮动栅极和存储器栅极的侧面上插入第二绝缘层（45）来布置字线（57c）。浮动栅极的一个侧壁比存储器栅极的一个侧壁突出到字线。在第二隧道绝缘层和靠近字线的存储器栅极的侧壁之间插入间隔物。

10. 发明公开

KR1019990084322A 반도체 장치의 오픈 드레인 입출력단 구조 및 그 제조방법 失效
标题翻译：半导体器件的开漏输入/输出级结构及其制造方法
公开(公告)号：KR1019990084322A
公开(公告)日：1999-12-06
申请号：KR1019980015975
申请日：1998-05-04
申请人： 삼성전자주식회사
发明人： 심병섭 , 김영호
IPC分类号： H01L27/102
摘要： 반도체 장치의 오픈 드레인 입출력단(이하, I/O라 한다) 구조 및 그 제조방법이 개시된다. 본 발명에서 제시된 오픈 드레인 I/O는 오픈 드레인 트랜지스터와 인핸스먼트 트랜지스터를 구비한 오픈 드레인 입출력단에 있어서, 상기 인핸스먼트 트랜지스터가 게이트 절연막이 구비된 제 1 도전형 반도체 기판 상의 소정 부분에 형성된 게이트와, 상기 게이트 좌·우측의 상기 기판 내부에 형성된 제 2 도전형의 소오스/드레인 영역 및, 상기 소오스/드레인 영역중 선택된 어느 한 영역과 일체로 연결되도록, 상기 게이트 하단의 채널 영역 소정 부분에 걸쳐 형성된 제 2 도전형의 불순물 주입 영역으로 이루어지도록 구성된다. 그 결과, 1) 풀-업 저항용 n 채널 디플리션 트랜지스터를 인핸스먼트 트랜지스터화하기 위하여 게이트 형성후에 실시해 주던 불순물 이온주입 공정을 제거할 수 있게 되므로 공정 단순화와 비용 절감을 실현할 수 있게 되고, 2) 이로 인해 동일 레이 아웃의 오픈 드레인 I/O을 가지고 마스크롬 임베디드 MCU(MASKROM embedded MCU)와 이피롬 임베디드 MCU(EPROM embedded MCU)의 풀-업 저항용 I/O와 오픈 드레인 I/O를 모두 구현할 수 있게 되므로 각 MCU 제조시 호완성있는 적용이 가능하게 된다.

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