基本信息:
- 专利标题： 三次元集積回路、及びそのテスト方法
- 专利标题（英）：3d integrated circuit and test method for same
- 专利标题（中）：3D集成电路及其测试方法
- 申请号：PCT/JP2012/003651 申请日：2012-06-04
- 公开(公告)号：WO2012169168A1 公开(公告)日：2012-12-13
- 发明人： 橋本 隆 , 森本 高志
- 申请人： パナソニック株式会社 , 橋本 隆 , 森本 高志
- 申请人地址： 〒5718501 大阪府門真市大字門真1006番地 Osaka JP
- 专利权人： パナソニック株式会社,橋本 隆,森本 高志
- 当前专利权人： パナソニック株式会社,橋本 隆,森本 高志
- 当前专利权人地址： 〒5718501 大阪府門真市大字門真１００６番地 Osaka JP
- 代理机构： 中島 司朗
- 优先权： JP2011-128885 20110609
- 主分类号： G01R31/28
- IPC分类号： G01R31/28 ; H01L21/822 ; H01L25/065 ; H01L25/07 ; H01L25/18 ; H01L27/00 ; H01L27/04
摘要：
三次元集積回路を構成する複数のチップはそれぞれ、一対の接続部、テスト信号生成回路、及びテスト結果判定回路を備えている。一対の接続部は、複数のチップの中で隣接するチップに電気的に接続される。テスト信号生成回路は、一対の接続部の一方へテスト信号を送出する。テスト結果判定回路は、一対の接続部の他方から信号を受信し、その信号の状態に基づいてその信号の伝送路の導通状態を検知する。複数のチップを積層する前では、一対の接続部の間を導電体で接続して直列接続を形成し、その直列接続の導通状態から各接続部の導通状態を検知する。一方、複数のチップを積層した後では、１枚のチップのテスト信号生成回路から送出されたテスト信号を別のチップのテスト結果判定回路で受信することによって、チップ間での接続部の導通状態をテストする。
摘要（中）：
用于配置3D集成电路的多个芯片中的每一个设置有一对连接部分，测试信号生成电路和测试结果确定电路。 该对连接部分电连接到多个芯片中的相邻芯片。 测试信号产生电路将测试信号发送到该对中的一个连接部分。 测试结果确定电路接收来自该对中的另一个连接部分的信号，并且基于信号的状态来检测信号的传输路径的导通状态。 在分层多个芯片之前，一对连接部分之间的间隔经由导电体连接，形成串联连接，并且从串联连接的导通状态检测每个连接部分的导通状态 。 同时，在分层多个芯片之后，通过接收从另一芯片的测试信号产生电路发送的测试信号的芯片的测试结果确定电路来测试芯片之间的连接部分的导通状态。
IPC结构图谱:
| G | 物理 |
| --G01 | 测量；测试 |
| ----G01R | 测量电变量；测量磁变量（通过转换成电变量对任何种类的物理变量进行测量参见G01类名下的 |
| ------G01R31/00 | 电性能的测试装置；电故障的探测装置；以所进行的测试在其他位置未提供为特征的电测试装置 |
| --------G01R31/28 | .电路的测试，例如用信号故障寻测器 |