发明申请
WO2004034586A2 METHODS AND APPARATUS FOR SIGNAL MODIFICATION IN A FRACTIONAL-N PHASE LOCKED LOOP SYSTEM
审中-公开
基本信息:
- 专利标题： METHODS AND APPARATUS FOR SIGNAL MODIFICATION IN A FRACTIONAL-N PHASE LOCKED LOOP SYSTEM
- 专利标题（中）：在分数N相锁定环路系统中用于信号修改的方法和装置
- 申请号：PCT/US0331796 申请日：2003-10-07
- 公开(公告)号：WO2004034586A2 公开(公告)日：2004-04-22
- 发明人： MOY CAROL , DIVINCENZO CHRISTINE , CAREY EOIN , JAEGER HERBERT , SERVILIO ROBERT
- 申请人： MA COM INC
- 专利权人： MA COM INC
- 当前专利权人： MA COM INC
- 优先权： US41731202 2002-10-08; US43657203 2003-05-13
- 主分类号： H03L7/197
- IPC分类号： H03L7/197 ; H04L27/00 ; H04L27/26 ; H03L
摘要：
A phase locked loop includes a buffer that synchronizes the transmission of the new count value to the completion of the previous count to avoid errors caused by dithering. The buffer is connected to a count input of the counter and transmits the new count upon receipt of the carryout signal from the counter. Alternatively, the transmission of the new value of N from the buffer is delayed after receipt by the buffer of a carryout signal from the counter. In another embodiment, a delayed version of the carryout signal is used to trigger the buffer to transmit the new count value to the counter. In another feature, a buffer synchronizes phase data to a reference signal before inputting it to a digital modulator of the phase locked loop.
摘要（中）：
锁相环包含一个缓冲器，用于同步新计数值的传输和前一次计数的完成，以避免抖动造成的错误。 缓冲器连接到计数器的计数输入，并在收到来自计数器的进位信号时发送新的计数。 或者，在从缓冲器接收到来自计数器的进位信号之后，从缓冲器传输新的N值被延迟。 在另一个实施例中，进位信号的延迟版本被用于触发缓冲器将新的计数值传输到计数器。 在另一个特征中，缓冲器在将相位数据输入到锁相环的数字调制器之前将相位数据同步到参考信号。
IPC结构图谱:
| H | 电学 |
| --H03 | 基本电子电路 |
| ----H03L | 电子振荡器或脉冲发生器的自动控制、起振、同步或稳定 |
| ------H03L7/00 | 频率或相位的自动控制；同步 |
| --------H03L7/02 | .应用由无源频率确定元件组成的鉴频器的 |
| ----------H03L7/08 | ..锁相环的零部件 |
| ------------H03L7/18 | ...在该环中应用分频器或计数器的 |
| --------------H03L7/197 | ....将时间差用于锁定环路，并且计数器在随时间变化的数字之间进行计数或分频器以随时间变化的因数进行分频的，例如用于获得分级分频的 |