基本信息:
- 专利标题： 製造半導體互連的方法 METHOD OF FABRICATING SEMICONDUCTOR INTERCONNECTIONS
- 专利标题（英）：Method of fabricating semiconductor interconnectio
- 专利标题（中）：制造半导体互连的方法 METHOD OF FABRICATING SEMICONDUCTOR INTERCONNECTIONS
- 申请号：TW096122919 申请日：2007-06-25
- 公开(公告)号：TWI357128B 公开(公告)日：2012-01-21
- 发明人： 大西隆 , 武田實佳子 , 水野雅夫 , 著本享 , 可部達也 , 森田敏文 , 守山實希 , 伊藤和博 , 村上正紀
- 申请人： 神戶製鋼所股份有限公司
- 申请人地址： KOBE STEEL, LTD. 日本 JP
- 专利权人： 神戶製鋼所股份有限公司
- 当前专利权人： 神戶製鋼所股份有限公司
- 当前专利权人地址： KOBE STEEL, LTD. 日本 JP
- 代理人： 林志剛
- 优先权： 日本 2006-192153 20060712
- 主分类号： H01L
- IPC分类号： H01L
摘要：
本發明提供一種製造半導體互連的方法，其可形成作為障壁層之富含Ti層，且即便溝槽之最小寬度狹窄、深度又深，其可將作為互連材料的純銅(Cu)材料埋入至絕緣膜中所設之溝槽的各個角落。此方法可包括以下步驟：於半導體基板上的絕緣膜中形成一或多個溝槽，凹入部之最小寬度為0.15 μm或以下，且溝槽之深度對其最小寬度的比值(深度/最小寬度)為1或以上；於絕緣膜的溝槽中，沿著溝槽的形狀，形成厚度為10至50 nm之含有0.5至10原子%鈦(Ti)的Cu合金薄膜；於附著有Cu合金薄膜之溝槽中形成純Cu薄膜；以及於350℃或以上，退火處理具有該等膜之該基板，以使Ti沉澱於絕緣膜及Cu合金薄膜之間。
摘要（中）：
本发明提供一种制造半导体互连的方法，其可形成作为障壁层之富含Ti层，且即便沟槽之最小宽度狭窄、深度又深，其可将作为互连材料的纯铜(Cu)材料埋入至绝缘膜中所设之沟槽的各个角落。此方法可包括以下步骤：于半导体基板上的绝缘膜中形成一或多个沟槽，凹入部之最小宽度为0.15 μm或以下，且沟槽之深度对其最小宽度的比值(深度/最小宽度)为1或以上；于绝缘膜的沟槽中，沿着沟槽的形状，形成厚度为10至50 nm之含有0.5至10原子%钛(Ti)的Cu合金薄膜；于附着有Cu合金薄膜之沟槽中形成纯Cu薄膜；以及于350℃或以上，退火处理具有该等膜之该基板，以使Ti沉淀于绝缘膜及Cu合金薄膜之间。