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시프트 레지스터, 드라이버 회로, 표시 장치
基本信息:
摘要：
제1 및 제2 중도 단 각각에, 클럭 신호가 입력되는 제1 입력 단자와, 상기 클럭 신호와 다른 위상의 클럭 신호가 입력되는 제2 입력 단자와, 출력 트랜지스터를 통해 제1 입력 단자에 접속된 출력 단자와, 제2 입력 단자 및 출력 트랜지스터에 접속하고, 출력 트랜지스터의 제어 단자의 전위를 설정하는 설정 회로가 설치되고, 제2 중도 단에, 상기 설정 회로에 접속하고, 제어 신호가 입력되는 제어 회로가 설치되고, 첫 단에 입력되는 시프트 개시 신호가 액티브로 되고 나서 끝 단의 출력이 액티브로부터 비액티브로 될 때까지의 기간을 동작 기간으로 하여, 제2 중도 단의 제1 입력 단자에 입력되는 클럭 신호가 동작 기간 개시 후에 처음으로 액티브화되었을 때, 제2 중도 단의 제2 입력 단자에 입력되는 클럭 신호가 비액티브한 구성으로 한다. 이에 의해, 각 단에 복수의 클럭 신호가 입력되는 시프트 레지스터의 오동작을 억제한다.
摘要（英）：

The first and the second intermediate stage, respectively, of the first input terminal to which a clock signal input, via the second input terminal to which said clock signal and a clock signal of different phase input, the output transistor connected to the first input terminal output terminal, a second input terminal, and an output setting circuit connected to the transistor, and setting the potential of the control terminal of the output transistor is provided, the second halfway stage, connected to the setting circuit, and the control to which a control signal is input circuit is provided, by the amount of time that a shift start signal input to the first stage will then be in an active from the output of the end stage it is active to non-active to the operation period, the second intermediate stage of the first input to the input terminal when a clock signal is first activated after a start operation period, the second intermediate stage of the second clock signal input to the input terminal is in a non-active configurations. As a result, it suppresses the erroneous operation of the shift register in which a plurality of clock signals are input to each stage.

公开/授权文献:
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