基本信息:
- 专利标题： 비례이득을 적응적으로 조절하는 클록 및 데이터 복원 회로
- 专利标题（英）：All-digital clock data recovery having an adaptive proportional gain control
- 专利标题（中）：全数字数据恢复具有自适应比例增益控制
- 申请号：KR1020100033618 申请日：2010-04-13
- 公开(公告)号：KR1020110114138A 公开(公告)日：2011-10-19
- 发明人： 정덕균 , 송희수 , 김덕수
- 申请人： 서울대학교산학협력단
- 申请人地址： 서울특별시 관악구 관악로 * (신림동)
- 专利权人： 서울대학교산학협력단
- 当前专利权人： 서울대학교산학협력단
- 当前专利权人地址： 서울특별시 관악구 관악로 * (신림동)
- 主分类号： H04L7/033
- IPC分类号： H04L7/033
摘要：
본 발명에 따른 올-디지털 클럭 데이터 복원 회로(ADCDR)는 위상검출기가 출력하는 업/다운(UP/DN) 신호의 패턴을 모니터하여 업/다운을 반복하는 경우에는 반복횟수를 카운트하여 반복횟수가 선정된 횟수를 초과하는 경우 비례이득의 스텝크기를 감소시키고, 업 또는 다운을 지속하여 위상에러의 극성변화가 없는 경우에는 지속횟수를 카운트하여 선정된 횟수이상인 경우 비례이득의 스텝크기를 증가시켜, 업/다운 신호 패턴에 따라 비례이득 스텝크기를 조절하는 것을 특징으로 한다.
摘要（英）：
All according to the invention the digital clock data recovery circuit (ADCDR) when repeating monitors a pattern of up / down (UP / DN) signal to the phase detector output up / down, the number of repeats counted by the number of iterations of by exceeding the predetermined number of times proportionally decreasing the step size in gain and, if to continue up or down there is no polarity change of the phase error, increasing the step size of the proportional gain if there is more than a predetermined counts the duration count number, proportional to the up / down signal pattern, characterized in that for adjusting the gain step size.
公开/授权文献:
- KR101129055B1 비례이득을 적응적으로 조절하는 클록 및 데이터 복원 회로 公开/授权日：2012-03-23
信息查询:
EspacenetIPC结构图谱:
| H | 电学 |
| --H04 | 电通信技术 |
| ----H04L | 数字信息的传输，例如电报通信 |
| ------H04L7/00 | 使接收机与发射机同步的装置 |
| --------H04L7/02 | .用收到的编码信号控制速度或相位，该信号不包含专用的同步信息 |
| ----------H04L7/033 | ..使用接收信号的瞬变控制同步信号发生装置的相位，例如使用锁相环路 |