基本信息:
- 专利标题： 고전압 반도체 소자 제조 방법
- 专利标题（英）：Method of manufacturing high voltage semiconductor device
- 专利标题（中）：制造高电压半导体器件的方法
- 申请号：KR1020070139706 申请日：2007-12-28
- 公开(公告)号：KR1020090071804A 公开(公告)日：2009-07-02
- 发明人： 박동훈
- 申请人： 주식회사 디비하이텍
- 申请人地址： 서울특별시 강남구 테헤란로 *** (대치동)
- 专利权人： 주식회사 디비하이텍
- 当前专利权人： 주식회사 디비하이텍
- 当前专利权人地址： 서울특별시 강남구 테헤란로 *** (대치동)
- 代理人： 박영복; 김용인
- 主分类号： H01L29/78
- IPC分类号： H01L29/78
摘要：
A manufacturing method of a high voltage semiconductor device is provided to prevent generation of void between gate patterns by functioning as blocking about a drift injection without thickness deposition of a gate poly. A gate oxide film(40) is formed on a semiconductor substrate(10). A gate poly(50) is formed on the gate oxide film. A blocking oxide film(60) is formed on the gate poly. A mask pattern is formed on the blocking oxide film. Etching about the blocking oxide film is performed by using the mask pattern. A hard mask pattern is formed from the blocking oxide film. A gate pattern is formed by performing etching about the gate poly after using the hard mask pattern.
摘要（中）：
提供高电压半导体器件的制造方法，以防止在栅极聚合物的厚度沉积的情况下围绕漂移注入发生阻塞而产生栅极图案之间的空隙。 在半导体衬底（10）上形成栅极氧化膜（40）。 在栅极氧化膜上形成栅极（50）。 在栅极聚合物上形成封闭氧化膜（60）。 在阻挡氧化膜上形成掩模图案。 通过使用掩模图案来进行阻挡氧化膜的蚀刻。 由阻挡氧化膜形成硬掩模图案。 在使用硬掩模图案之后，通过对栅极聚合物进行蚀刻来形成栅极图案。
公开/授权文献:
- KR100965219B1 고전압 반도체 소자 제조 방법 公开/授权日：2010-06-22
信息查询:
EspacenetIPC结构图谱:
| H | 电学 |
| --H01 | 基本电气元件 |
| ----H01L | 半导体器件；其他类目未包含的电固体器件 |
| ------H01L29/00 | 专门适用于整流、放大、振荡或切换，并具有至少一个电位跃变势垒或表面势垒的半导体器件；具有至少一个电位跃变势垒或表面势垒，例如PN结耗尽层或载流子集结层的电容器或电阻器；半导体本体或其电极的零部件 |
| --------H01L29/02 | .按其半导体本体的特征区分的 |
| ----------H01L29/68 | ..只能通过对一个不通有待整流、放大或切换的电流的电极供给电流或施加电位方可进行控制的 |
| ------------H01L29/70 | ...双极器件 |
| --------------H01L29/762 | ....电荷转移器件 |
| ----------------H01L29/78 | .....由绝缘栅产生场效应的 |