基本信息:
- 专利标题： 반도체 디바이스 및 그 테스트 방법
- 专利标题（英）：Semiconductor device and test method thereof
- 专利标题（中）：半导体器件及其测试方法
- 申请号：KR1020100098466 申请日：2010-10-08
- 公开(公告)号：KR101298032B1 公开(公告)日：2013-08-20
- 发明人： 니시오카나오히사
- 申请人： 피에스4 뤽스코 에스.에이.알.엘.
- 申请人地址： ***, Val des Bons Malades, L-**** Luxembourg, Grand Duchy of Luxembourg
- 专利权人： 피에스4 뤽스코 에스.에이.알.엘.
- 当前专利权人： 피에스4 뤽스코 에스.에이.알.엘.
- 当前专利权人地址： ***, Val des Bons Malades, L-**** Luxembourg, Grand Duchy of Luxembourg
- 代理人： 특허법인코리아나
- 优先权： JPJP-P-2009-235489 2009-10-09
- 主分类号： G11C29/00
- IPC分类号： G11C29/00 ; G11C11/4078 ; G11C5/02
摘要：
반도체 디바이스는, 기판 및 메모리 셀 어레이를 각각 포함하는, 계층화된 방식으로 배열된 복수의 메모리 칩, 및 복수의 메모리 칩을 관통하면서 제공된 복수의 전류 경로를 포함한다. 메모리 칩 각각은 메모리 칩 중 대응하는 메모리 칩으로부터 테스트 데이터를 판독하고 그 테스트 데이터에 응답하여 레이어 테스트 결과 신호를 메모리 칩 각각에 대한 상이한 전류 경로에 출력하는 테스트 회로를 포함한다.
摘要（英）：
A semiconductor device, comprising a plurality of current paths through the substrate and provided with a memory cell array comprising, respectively, arranged in a layered manner a plurality of memory chips, and a plurality of memory chips. Memory chips each of which reads out the test data from the memory chip to a corresponding one of the memory chips includes a test circuit that outputs a test result signal in response to a layer that test data to the different current paths to the memory chips, respectively.
公开/授权文献:
- KR1020110039205A 반도체 디바이스 및 그 테스트 방법 公开/授权日：2011-04-15