基本信息:
- 专利标题： 高密度アンテナ保護ダイオードのための回路およびレイアウト
- 专利标题（英）：JP2018522410A - Circuitry and layout for the dense antenna protection diode
- 申请号：JP2017565046 申请日：2016-04-26
- 公开(公告)号：JP2018522410A 公开(公告)日：2018-08-09
- 发明人： サフ、サチャナラヤナ , ヒレマト、レヌクプラサド・シュリダール , ガタル、ラディカ・ビナヤック
- 申请人： クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
- 申请人地址： アメリカ合衆国、カリフォルニア州 92121−1714、サン・ディエゴ、モアハウス・ドライブ 5775
- 专利权人： クゥアルコム・インコーポレイテッド,QUALCOMM INCORPORATED
- 当前专利权人： クゥアルコム・インコーポレイテッド,QUALCOMM INCORPORATED
- 当前专利权人地址： アメリカ合衆国、カリフォルニア州 92121−1714、サン・ディエゴ、モアハウス・ドライブ 5775
- 代理人： 蔵田 昌俊; 福原 淑弘; 井関 守三; 岡田 貴志
- 优先权： US14/744,703 2015-06-19
- 国际申请： US2016029392 JP 2016-04-26
- 国际公布： WO2016204866 JP 2016-12-22
- 主分类号： H01L27/04
- IPC分类号： H01L27/04 ; H01L21/82 ; H01L21/822
摘要：
アンテナ影響を低減するためのMOSデバイスが提供される。MOSデバイスは、第1のnMOSトランジスタソース、第1のnMOSトランジスタドレイン、第1のnMOSトランジスタゲート、およびnMOSトランジスタ本体を有する第1のnMOSトランジスタを含むダイオードを含む。nMOSトランジスタ本体は、第1の電圧ソースに結合され、ダイオードのアノードである。第1のnMOSトランジスタソース、第1のnMOSトランジスタドレイン、および第1のnMOSトランジスタゲートは共に結合され、ダイオードのカソードである。MOSデバイスは、さらに、ドライバ出力と負荷入力との間に延在するインターコネクトを含む。インターコネクトは、ダイオードのカソードに結合される。インターコネクトは、ドライバ出力と負荷入力との間の1つの金属層上のみに延在し得る。
摘要（英）：
MOS device to reduce the antenna effect is provided. MOS device includes a first nMOS transistor source, the first nMOS transistor drain, the diode including a first nMOS transistor having a first nMOS transistor gate and the nMOS transistor body. nMOS transistor body is coupled to a first voltage source, an anode of the diode. First nMOS transistor source, the first nMOS transistor drain, and a first nMOS transistor gate coupled together, a cathode of the diode. MOS device further comprising an interconnect extending between the driver output and the load input. Interconnect is coupled to the cathode of the diode. Interconnect may extend only one metal layer between the driver output and the load input.
公开/授权文献:
- JP6352561B1 高密度アンテナ保護ダイオードのための回路およびレイアウト 公开/授权日：2018-07-04