基本信息:
- 专利标题： クロッククリーンアップ位相ロックループ(PLL)
- 专利标题（英）：Clock clean-up phase-locked loop (pll)
- 申请号：JP2016206776 申请日：2016-10-21
- 公开(公告)号：JP2017063439A 公开(公告)日：2017-03-30
- 发明人： イ‐シャン・リン , ロジャー・ブロッケンブロウ
- 申请人： クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
- 申请人地址： アメリカ合衆国、カリフォルニア州 92121−1714、サン・ディエゴ、モアハウス・ドライブ 5775
- 专利权人： クゥアルコム・インコーポレイテッド,QUALCOMM INCORPORATED
- 当前专利权人： クゥアルコム・インコーポレイテッド,QUALCOMM INCORPORATED
- 当前专利权人地址： アメリカ合衆国、カリフォルニア州 92121−1714、サン・ディエゴ、モアハウス・ドライブ 5775
- 代理人： 蔵田 昌俊; 福原 淑弘; 井関 守三; 岡田 貴志
- 优先权： US61/103,893 2008-10-08 US12/404,200 2009-03-13
- 主分类号： H03L7/197
- IPC分类号： H03L7/197 ; H03L7/22
摘要：
【課題】スプリアスを低減し受信機性能を向上するクロッククリーンアップ位相ロックループ(PLL)提供する。 【解決手段】集積回路(RFIC)210は、PLL240及びアナログ/デジタルコンバータ(ADC)230を含む。PLL240は、フラクショナル分周比で生成され、突発的周波数ジャンプによるスプリアスを有する第1クロック信号CLK1を受信する。第1クロック信号CLK1は、集積回路210外部のフラクショナルNの周波数シンセサイザ260によって生成される。また、PLL240は、整数の分周比で、低減されたスプリアスを有する第2クロック信号CLK2を生成する。ADC230は、第2クロック信号CLK2に基づいてアナログベースバンド信号をデジタル化してデジタルサンプルを供給する。 【選択図】図2
信息查询:
EspacenetIPC结构图谱:
| H | 电学 |
| --H03 | 基本电子电路 |
| ----H03L | 电子振荡器或脉冲发生器的自动控制、起振、同步或稳定 |
| ------H03L7/00 | 频率或相位的自动控制；同步 |
| --------H03L7/02 | .应用由无源频率确定元件组成的鉴频器的 |
| ----------H03L7/08 | ..锁相环的零部件 |
| ------------H03L7/18 | ...在该环中应用分频器或计数器的 |
| --------------H03L7/197 | ....将时间差用于锁定环路，并且计数器在随时间变化的数字之间进行计数或分频器以随时间变化的因数进行分频的，例如用于获得分级分频的 |