基本信息:
- 专利标题： MAGNETIC RANDOM ACCESS MEMORY INTEGRATION HAVING IMPROVED SCALING
- 专利标题（中）：磁随机访问存储器集成具有改进的缩放
- 申请号：EP11849101.8 申请日：2011-12-16
- 公开(公告)号：EP2652791B1 公开(公告)日：2017-03-01
- 发明人： NAGEL, Kerry , SMITH, Kenneth , HOSSAIN, Moazzem , AGGARWAL, Sanjeev
- 申请人： Everspin Technologies, Inc.
- 申请人地址： 1347 N. Alma School Road, Suite 220 Chandler, AZ 85224 US
- 专利权人： Everspin Technologies, Inc.
- 当前专利权人： EVERSPIN TECHNOLOGIES, INC.
- 当前专利权人地址： EVERSPIN TECHNOLOGIES, INC.
- 代理机构： Eisenführ Speiser
- 优先权： US201061424359P 20101217
- 国际公布： WO2012083212 20120621
- 主分类号： H01L43/12
- IPC分类号： H01L43/12
摘要：
A conductive via for connecting between a digit line and one side of the magnetic device is positioned beneath, and aligned with, each magnetic device. Other contacts may satisfy the same design rules, using the same process step. An electrode formed on the conductive via is polished to eliminate step functions or seams originating at the conductive via from propagating up through the various deposited layers. This integration approach allows for improved scaling of the MRAM devices to at least a 45 nanometer node, a cell packing factor approaching 6F 2 , and a uniform thickness of material between the bit lines and the underlying memory elements.
摘要（中）：
用于连接数字线和磁性设备的一侧的导电通孔位于每个磁性设备的下方并与其对齐。 使用相同的工艺步骤，其他联系人可能会满足相同的设计规则。 在导电通孔上形成的电极被抛光，以消除源于导电通孔的台阶功能或接缝向上传播通过各种沉积层。 这种集成方法允许将MRAM器件的缩放比例提高到至少45纳米节点，单元填充因子接近6F2，并且在位线和底层存储器元件之间的材料厚度均匀。
公开/授权文献:
IPC结构图谱:
| H | 电学 |
| --H01 | 基本电气元件 |
| ----H01L | 半导体器件；其他类目未包含的电固体器件 |
| ------H01L43/00 | 应用电—磁或者类似磁效应的器件；专门适用于制造或处理这些器件或其部件的方法或设备 |
| --------H01L43/12 | .专门适用于制造或处理这些器件或其部件的方法或设备 |