基本信息:
- 专利标题： Verfahren zur Herstellung eines MESFET mit selbstjustiertem Gate
- 专利标题（英）：Method of manufacturing a MESFET with self aligned gate
- 专利标题（中）：一种用于制造自对准栅极MESFET方法。
- 申请号：EP88115612.9 申请日：1988-09-22
- 公开(公告)号：EP0308939A2 公开(公告)日：1989-03-29
- 发明人： Willer, Josef, Dr.
- 申请人： SIEMENS AKTIENGESELLSCHAFT
- 申请人地址： Wittelsbacherplatz 2 80333 München DE
- 专利权人： SIEMENS AKTIENGESELLSCHAFT
- 当前专利权人： SIEMENS AKTIENGESELLSCHAFT
- 当前专利权人地址： Wittelsbacherplatz 2 80333 München DE
- 优先权： DE3732048 19870923
- 主分类号： H01L21/28
- IPC分类号： H01L21/28
摘要：
Verfahren zur Herstellung eines MESFET mit einem Gate, das sowohl bezüglich der Source- und Drain-Bereiche als auch bezüglich der zugehörigen Metallisierungen selbstjustiert ist, wobei nach Dotierung des Trägersubstrates (1) ganzflächig eine erste Metallschicht (21), eine erste Dielektrikumschicht (31) und eine erste Lackmaskenschicht (41,42) aufgebracht, durch anisotropes Ätzen (a) ein in der Dotierungsschicht (11) einen äußeren Rücksprung (11a) erzeugender Graben ausgebildet, eine zweite Dielektrikumschicht (32) isotrop abgeschieden und anisotrop bis auf Spacer (51,52) rückgeätzt, wobei in der Dotierungsschicht (11) ein innerer Rücksprung (11b) erzeugt wird (double recess), und schließlich das Gate-Metall (22) aufgebracht wird.
摘要（中）：
一种用于与相关联的金属化的栅极的MESFET的制造工艺是自对准相对于源和漏区以及相对于，其中在整个表面上的载体基底（1）的掺杂的第一金属层（21），第一介电层（31） 沉积和第一抗蚀剂掩模层（41,42），通过各向异性蚀刻（A）到掺杂层（11）包括外凹部（11A）产生形成的沟槽，第二介电层（32）各向同性地沉积和各向异性直到间隔件（51， 52）进行回蚀，其中（在掺杂层11），内凹槽（11B）被产生（双凹部），并最终被施加的栅极金属（22）。
摘要（英）：
A process for the manufacture of a MESFET with a gate as well as the associated metallization is self-aligned with respect to both the source and drain regions with respect to give, after doping of the carrier substrate (1) over the entire surface a first metal layer (21), a first dielectric layer (31) and a first resist mask layer (41,42) applied, by anisotropic etching (a) in the doping layer (11) formed an outer recess (11a) generating trench, a second dielectric layer (32) isotropically deposited and anisotropic up on spacers (51, 52) etched back, wherein the doping layer (11), an inner recess (11b) is generated (double recess), and finally the gate metal (22) is applied.
公开/授权文献:
IPC结构图谱:
| H | 电学 |
| --H01 | 基本电气元件 |
| ----H01L | 半导体器件；其他类目未包含的电固体器件 |
| ------H01L21/00 | 专门适用于制造或处理半导体或固体器件或其部件的方法或设备 |
| --------H01L21/02 | .半导体器件或其部件的制造或处理 |
| ----------H01L21/027 | ..未在H01L21/18或H01L21/34组中包含的为进一步的光刻工艺在半导体之上制作掩膜 |
| ------------H01L21/18 | ...器件有由周期表第Ⅳ族元素或含有/不含有杂质的AⅢBⅤ族化合物构成的半导体，如掺杂材料 |
| --------------H01L21/28 | ....用H01L21/20至H01L21/268各组不包含的方法或设备在半导体材料上制造电极的 |