基本信息:
- 专利标题： 一种封装应力均方差最小化的阵列焊点排布设计方法
- 申请号：CN202210311336.4 申请日：2022-03-28
- 公开(公告)号：CN114638190A 公开(公告)日：2022-06-17
- 发明人： 袁利荣 , 薛松 , 周轶江 , 姚松杰 , 李帅 , 潘成辉 , 蔺卡宾 , 韩宝庆 , 闵志先 , 张大兴 , 王从思
- 申请人： 西安电子科技大学
- 申请人地址： 陕西省西安市雁塔区太白南路2号
- 专利权人： 西安电子科技大学
- 当前专利权人： 西安电子科技大学
- 当前专利权人地址： 陕西省西安市雁塔区太白南路2号
- 代理机构： 西安通大专利代理有限责任公司
- 代理人： 姚咏华
- 主分类号： G06F30/392
- IPC分类号： G06F30/392 ; G06F30/398 ; G06F30/23 ; G06F113/18 ; G06F119/08 ; G06F119/14
摘要：
本发明公开了一种封装应力均方差最小化的阵列焊点排布设计方法，包括：建立阵列焊点及封装体参数化表征模型，建立温度循环载荷下焊点及封装结构有限元模型，获取各阵列焊点最大应力结果并求解其均方差；确定应力均方差阈值，求解需更新的焊点死单元数；按序排序阵列焊点最大应力结果，设置焊点死单元；更新有限元模型，再次仿真获取阵列焊点最大应力结果，求解应力均方差；判断阵列焊点最大应力均方差值是否满足迭代终止条件。本方法通过确定阵列焊点最大应力均方差阈值，实现以应力均方差最小化为目标的阵列焊点排布设计方法。利用该阵列焊点排布设计方法可以改善传统焊点布局的盲目性、减少焊点个数、提高焊点加工成品率、降低制造生产成本。
公开/授权文献:
- CN114638190B 一种封装应力均方差最小化的阵列焊点排布设计方法 公开/授权日：2024-09-24
IPC结构图谱:
| G06F30/392 | 平面规划或布局，例如,分区或放置 |