基本信息:
- 专利标题： 具有超级芯片删除恢复的存储器系统及其操作方法
- 专利标题（英）：MEMORY SYSTEM WITH SUPER CHIP-KILL RECOVERY AND METHOD OF OPERATING SUCH MEMORY SYSTEM
- 申请号：CN201910016676.2 申请日：2019-01-08
- 公开(公告)号：CN110047554A 公开(公告)日：2019-07-23
- 发明人： 内维·库马尔 , 哈曼·巴蒂亚 , 蔡宇 , 熊晨荣 , 张帆
- 申请人： 爱思开海力士有限公司
- 申请人地址： 韩国京畿道
- 专利权人： 爱思开海力士有限公司
- 当前专利权人： 爱思开海力士有限公司
- 当前专利权人地址： 韩国京畿道
- 代理机构： 北京路浩知识产权代理有限公司
- 代理人： 张澜; 李青
- 优先权： 62/614,839 2018.01.08 US
- 主分类号： G11C29/42
- IPC分类号： G11C29/42
摘要：
本发明提供了生成关于芯片删除奇偶校验的码的装置和方法，在该芯片删除奇偶校验中，使用针对改进的数据解码的可变节点度信息生成并缩短码。在一方面，存储器控制器包括：编码器，被配置成：构造D个数据位和P个奇偶校验位的第一码，确定第一码中的不同可变度节点的数量L和可变度节点中的每一个的数据位的数量，并且基于所确定的第一码中的可变度节点的数量以及可变度节点中的每一个的数据位的数量来构造第二码，第二码比第一码短。
摘要（英）：
Devices and methods that generate code on chip-kill parity in which the code is generated and shortened using variable node degree information for improved decoding of data. In one aspect, memory controller comprises an encoder configured to construct a first code of D data bits and P parity bits, determine the number of distinct variable degree nodes L and the number of data bits of each of the variable degree nodes in the first code, and construct a second code that is shorter than the first code based on the determined number of variable degree nodes and the number of data bits of each of the variable degree nodes in the first code.
公开/授权文献:
- CN110047554B 具有超级芯片删除恢复的存储器系统及其操作方法 公开/授权日：2023-12-15
IPC结构图谱:
| G | 物理 |
| --G11 | 信息存储 |
| ----G11C | 静态存储器 |
| ------G11C29/00 | 存储器正确运行的校验；备用或离线操作期间测试存储器 |
| --------G11C29/04 | .损坏存储元件的检测或定位 |
| ----------G11C29/08 | ..功能测试，例如，在刷新、通电自检（POST）或分布型测试期间的测试 |
| ------------G11C29/12 | ...用于测试的内置装置，例如，内置的自检装置（BIST） |
| --------------G11C29/38 | ....响应验证装置 |
| ----------------G11C29/42 | .....用纠错码（ECC）或奇偶校验检查 |