基本信息:
- 专利标题： 具有故障检测的纠错硬件
- 专利标题（英）：ERROR CORRECTION HARDWARE WITH FAULT DETECTION
- 申请号：CN201780051527.9 申请日：2017-08-22
- 公开(公告)号：CN109643262A 公开(公告)日：2019-04-16
- 发明人： S·贾兰 , I·珀若撒盼 , A·G·卡基斯瓦尔
- 申请人： 德克萨斯仪器股份有限公司
- 申请人地址： 美国德克萨斯州
- 专利权人： 德克萨斯仪器股份有限公司
- 当前专利权人： 德克萨斯仪器股份有限公司
- 当前专利权人地址： 美国德克萨斯州
- 代理机构： 北京纪凯知识产权代理有限公司
- 代理人： 徐东升; 赵蓉民
- 优先权： 15/244,739 2016.08.23 US
- 国际申请： PCT/US2017/047890 2017.08.22
- 国际公布： WO2018/039156 EN 2018.03.01
- 进入国家日期： 2019-02-22
- 主分类号： G06F11/16
- IPC分类号： G06F11/16 ; G11C29/42 ; B60W30/00
In described examples, error correction code (ECC) hardware includes write generation (Gen) ECC logic (115b) and a check ECC block (120b) coupled to an ECC output of a memory circuit (130) with read Gen ECC logic (120b1) coupled to an XOR circuit (120b2) that outputs a syndrome signal to a syndrome decode block (120c) coupled to a single bit error correction block (120d). A first MUX (115a) receives the write data and is in series with an input to the write Gen ECC logic (115b), or a second MUX (120e) receives the read data from the memory circuit (130) in series with an input of the read GenECC logic (120b1). A cross-coupling connector (150, 150') couples the read data from the memory circuit (130) to a second input of the first MUX (115a), or couples the write data to a second input ofthe second MUX (120e). An ECC bit comparator (135) compares an output of the write Gen ECC logic (115b) to the read Gen ECC logic output (120b1).
公开/授权文献:
- CN109643262B 具有故障检测的纠错硬件 公开/授权日：2023-08-08