基本信息:
- 专利标题： 半导体器件
- 申请号：CN201710264506.7 申请日：2011-09-30
- 公开(公告)号：CN107104057B 公开(公告)日：2019-08-13
- 发明人： 金泽孝光 , 秋山悟
- 申请人： 瑞萨电子株式会社
- 申请人地址： 日本东京都
- 专利权人： 瑞萨电子株式会社
- 当前专利权人： 瑞萨电子株式会社
- 当前专利权人地址： 日本东京都
- 代理机构： 北京市金杜律师事务所
- 代理人： 陈伟; 王娟娟
- 主分类号： H01L21/60
- IPC分类号： H01L21/60 ; H01L21/822 ; H01L27/04 ; H01L25/07 ; H01L25/18 ; H01L25/065
摘要：
提供一种能够提高半导体器件的可靠性的技术。在本发明中，形成在半导体芯片(CHP1)的表面的栅极焊盘(GPj)以相较于其他引线(漏极引线(DL)和栅极引线(GL))更靠近源极引线(SL)的方式配置。其结果为，根据本发明，能够缩短栅极焊盘(GPj)与源极引线(SL)之间的距离，因此，能够缩短连接栅极焊盘(GPj)和源极引线(SL)的导线(Wgj)的长度。由此可知，根据本发明，能够充分地降低存在于导线(Wgj)的寄生电感。
摘要（英）：
Technology capable of improving reliability of a semiconductor device is provided. In the present invention, a gate pad GPj formed on a front surface of a semiconductor chip CHP1 is disposed so as to be closer to a source lead SL than to other leads (a drain lead DL and a gate lead GL). As a result, according to the present invention, a distance between the gate pad GPj and the source lead SL can be shortened, and thus a length of the wire Wgj for connecting the gate pad GPj and the source lead SL together can be shortened. Thus, according to the present invention, a parasitic inductance that is present in the wire Wgj can be sufficiently reduced.
公开/授权文献:
- CN107104057A 半导体器件 公开/授权日：2017-08-29
IPC结构图谱:
| H | 电学 |
| --H01 | 基本电气元件 |
| ----H01L | 半导体器件；其他类目未包含的电固体器件 |
| ------H01L21/00 | 专门适用于制造或处理半导体或固体器件或其部件的方法或设备 |
| --------H01L21/02 | .半导体器件或其部件的制造或处理 |
| ----------H01L21/027 | ..未在H01L21/18或H01L21/34组中包含的为进一步的光刻工艺在半导体之上制作掩膜 |
| ------------H01L21/50 | ...应用H01L21/06至H01L21/326中的任一小组都不包含的方法或设备组装半导体器件的 |
| --------------H01L21/60 | ....引线或其他导电构件的连接，用于工作时向或由器件传导电流 |