基本信息:
- 专利标题： 集成电路
- 申请号：CN201580006846.9 申请日：2015-05-14
- 公开(公告)号：CN106170741B 公开(公告)日：2020-04-28
- 发明人： 成·C·王
- 申请人： 弗莱克斯-罗技克斯技术公司
- 申请人地址： 美国加利福尼亚州
- 专利权人： 弗莱克斯-罗技克斯技术公司
- 当前专利权人： 弗莱克斯-罗技克斯技术公司
- 当前专利权人地址： 美国加利福尼亚州
- 代理机构： 中国国际贸易促进委员会专利商标事务所
- 代理人： 申发振
- 优先权： 62/000,361 2014.05.19 US
- 国际申请： PCT/US2015/030912 2015.05.14
- 国际公布： WO2015/179215 EN 2015.11.26
- 进入国家日期： 2016-08-02
- 主分类号： G06F1/10
- IPC分类号： G06F1/10 ; H03K19/177
An integrated circuit includes a plurality of logic tiles, wherein each logic tile includes a plurality of edges and is configurable to connect with adjacent logic tile. Each logic tile includes a plurality of input/output clock paths, wherein each input/output clock path is associated with a different edge of the logic tile. The plurality of input/output clock paths include a plurality of input clock path, each input clock path configurable to receive a tile input clock signal from an adjacent first logic tile, and a plurality of output clock paths, each output clock path configurable to output a tile output clock signal to an adjacent second logic tile. An output clock path includes a u-turn circuit to receive a tile clock signal having a first predetermined skew and provide a tile clock signal having a second predetermined skew.
公开/授权文献:
- CN106170741A 用于集成电路的逻辑模块的时钟分配架构及其操作方法 公开/授权日：2016-11-30