基本信息:
- 专利标题： 非二进制线性块码的并行编码
- 专利标题（英）：Parallel encoding for non-binary linear block code
- 申请号：CN201280071938.1 申请日：2012-11-26
- 公开(公告)号：CN104247274A 公开(公告)日：2014-12-24
- 发明人： 卡利安娜·克里薛南 , 谭海若
- 申请人： 吉林克斯公司
- 申请人地址： 美国加利福尼亚州
- 专利权人： 吉林克斯公司
- 当前专利权人： 吉林克斯公司
- 当前专利权人地址： 美国加利福尼亚州
- 代理机构： 北京银龙知识产权代理有限公司
- 代理人： 许静; 黄灿
- 优先权： 13/430,222 2012.03.26 US
- 国际申请： PCT/US2012/066554 2012.11.26
- 国际公布： WO2013/147935 EN 2013.10.03
- 进入国家日期： 2014-09-26
- 主分类号： H03M13/15
- IPC分类号： H03M13/15 ; H03M13/13
An encoder module (400) includes P/L parity shift registers (403, 403', 403") that are sequentially coupled, wherein an input of a first parity shift register (403') of the parity shift registers (403, 403', 403") is coupled to the input (Din) of the encoder module (400), an output of the last parity shift register (403") of the parity shift registers (403, 403', 403") is coupled to the output (Dout) of the encoder module (400), each of the parity shift registers (403, 403', 403") being configured to store L parity digits. The encoder module (403) also includes a feedback circuit (405) comprising P/L parity generation modules (407), wherein each of the parity generation modules (407) is coupled to an output of a corresponding one of the parity shift registers (403, 403', 403") by a switch (S1, S2, S3, S4) and also coupled to the input of the first parity shift register (403'), wherein each of the parity generation modules (407) is configured to generate L parity digits for transmission to the input of the first parity shift register (403') when its corresponding switch is closed (S1, S2, S3, S4).
公开/授权文献:
- CN104247274B 非二进制线性块码的并行编码 公开/授权日：2019-04-16
IPC结构图谱:
| H | 电学 |
| --H03 | 基本电子电路 |
| ----H03M | 一般编码、译码或代码转换 |
| ------H03M13/00 | 用于检错或纠错的编码、译码或代码转换；编码理论基本假设；编码约束；误差概率估计方法；信道模型；代码的模拟或测试 |
| --------H03M13/03 | .用数据表示中的冗余项检错或前向纠错，即码字包含比源字更多的位数 |
| ----------H03M13/05 | ..应用分组码，即与预定信息位编号相连的预定校验位编号 |
| ------------H03M13/13 | ...线形码 |
| --------------H03M13/15 | ....循环码，即码字的循环移位产生其他码字，例如由多项式、玻色—查德赫利—霍克昆海母（BCH）代码发生器定义的代码 |