基本信息:
- 专利标题： 具有多个装置的系统中的时钟再生和时序方法以及具有可变数据对准的存储器控制器
- 专利标题（英）：Clock reproducing and timing method in a system having a plurality of devices and memory controller with flexible data alignment
- 申请号：CN201110397274.5 申请日：2008-12-04
- 公开(公告)号：CN102623039A 公开(公告)日：2012-08-01
- 发明人： 潘弘柏 , P·吉利厄姆
- 申请人： 莫塞德技术公司
- 申请人地址： 加拿大安大略省
- 专利权人： 莫塞德技术公司
- 当前专利权人： 诺瓦芯片加拿大公司
- 当前专利权人地址： 加拿大安大略省
- 代理机构： 北京泛华伟业知识产权代理有限公司
- 代理人： 王勇
- 优先权： 61/013,784 2007.12.14 US; 61/019,907 2008.01.09 US; 61/039,605 2008.03.26 US; 12/168,091 2008.07.04 US; 12/325,074 2008.11.28 US
- 分案原申请号： 2008801205016 2008.12.04
- 主分类号： G11C7/10
- IPC分类号： G11C7/10 ; G11C7/22
A system includes a memory controller and a plurality of memory devices that are connected in-series to the memory controller. The system operation is synchronous with clock that is provided in a fashion of source synchronous clock structure. The source synchronous clock structure includes a PLL (Phase-Locked Loop) that reshapes an incoming clock and a reshaped clock is provided. The PLL provides a shifted clock in phase of 90 DEG . The phase-shifted clock and data are transmitted from the first device to the second device. Clock phase shift provides a center-edge clock with data to be transmitted. The devices are assigned with unique IDs. The least significant bit of the ID number of the last device is used for determination of clock alignment: edge- or center-aligned clock with data produced by the memory controller.
公开/授权文献:
- CN102623039B 具有多个装置的系统中的时钟再生和时序方法以及具有可变数据对准的存储器控制器 公开/授权日：2015-08-19
IPC结构图谱:
| G | 物理 |
| --G11 | 信息存储 |
| ----G11C | 静态存储器 |
| ------G11C7/00 | 数字存储器信息的写入或读出装置 |
| --------G11C7/10 | .输入/输出（I/O）数据接口装置，例如，I/O数据控制电路，I/O数据缓冲器 |